100小时从零开始：用FPGA造一个游戏机

judy 在 周五, 08/14/2020 - 15:43 提交

本次暑期学校，有许多优秀作品都与游戏有关。接下来，就让我们一起来看看这些有趣的“小游戏”吧！所有项目均已开源，github链接已经附上。只要根据要求设置环境，你也可以尝试这些游戏！感兴趣的读者们一定要试试哟！

Vivado时序收敛技术（二） 时序违例的根本原因及解决方法

judy 在 周五, 08/14/2020 - 10:26 提交

本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对其进行了整理，分为了几篇文章。

Xilinx Fellow带你揭秘ACAP架构，就在体系结构年会主论坛

judy 在 周五, 08/14/2020 - 09:27 提交

CCF ACA 2020大会8月14日上午主论坛中，Xilinx Fellow，Kees Vissers将为大家带来赛灵思ACAP架构分享。 ACAP 是赛灵思推出的高度集成的多核异构计算平台，能根据各种应用与工作负载的需求从硬件层对其进行灵活修改。

通过使用基于PDN共振峰的最坏情况数据模式来分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响

judy 在 周五, 08/14/2020 - 09:15 提交

在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式，以便将电源的电流频谱分量与 PDN 共振峰叠加在一起，并演练传输线多次反射累积效应

开发者分享 | 如何调试10G/25G以太网IP自协商/Link Training

judy 在 周四, 08/13/2020 - 14:29 提交

此调试过程亦适用于10G, 25G, 40G, 50G, 100G以太网IP核，每个IP可能会有些细节上的不同，但整个自协商和LinkTraining过程是类似的，可以作为参考。如果是40G/50G, 100G以太网，选的是多通道的IP，务必保证两端的通道0是正确对接上的，因为在做自协商的时候，以太网只使用通道0，其它通道需在自协商完成后再加入工作。

【tcl学习】vivado write_project_tcl

judy 在 周四, 08/13/2020 - 10:56 提交

每次创建vivado工程时都会生成大量的文件，这样一方面导致占用的磁盘空间很大，另一方面也不利于vivado工程的copy和github上传等操作。这里教大家一个简单又实用的方法，将工程保存成xxx.tcl，只保留ip ，verilog/vhdl和xdc等必要文件即可。

FPGA工程师面试“刚需”

judy 在 周四, 08/13/2020 - 09:45 提交

FPAG在摄像头和激光雷达领域应用广泛。所以FPGA的前景是十分可观的。本文可以帮助大家大概了解FPGA工程师的面试时的热门问题，让大家在面试的时候能提前有所准备，找到理想的工作。

BBRAM和eFUSE的内部编程应用笔记

judy 在 周四, 08/13/2020 - 09:27 提交

本文提供一个示例，演示如何在UltraScale™和UltraScale +™FPGA中对BBRAM和eFUSE进行内部编程。

【视频】Vitis 为您的应用注入新的活力

judy 在 周三, 08/12/2020 - 15:57 提交

在本次网络研讨会上，您将了解 Vitis 环境，以及该环境如何在 Xilinx 平台上实现嵌入式软件和加速应用开发。

一波免费板卡和开小灶级技术指导来袭！

judy 在 周三, 08/12/2020 - 10:27 提交

Xilinx 自适应计算挑战赛报名持续进行中，借用硬件板卡的流程到8.14日就要结束了~为了让大家更好地学习并掌握Vitis/Vitis A统一软件平台，Xilinx Vitis深入教程首次发布！