FPGA 开发圈 | FPGA 社区

ZYNQ开发（七）zynq AXI总线的简单介绍

demi 在周一, 06/17/2019 - 10:48 提交

AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。

学会Zynq（10）lwIP简介

demi 在周一, 06/17/2019 - 09:57 提交

从本篇开始，将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库，我们将先了解lwIP的相关知识，然后再以实例的方式学习TCP、UDP的程序设计方法。

【下载】自适应比特率视频转码解决方案

demi 在周五, 06/14/2019 - 16:03 提交

Xilinx、NGCodec 和 VYUSync 共同汇编了一款易于使用的高性能视频代码转换包，任何有 Ffmpeg 经验的人都可使用、评估。该解决方案可提供一个实时 H.264 至 HEVC 或 VP9 ABR 包，运行在采用 COTS PCIe 封装的高级 16nm UltraScale+ FPGA 上。

提升您的洞察力，SumUp 邀您共享京沪欢乐时光

demi 在周五, 06/14/2019 - 10:23 提交

先于竞争对手发现投资主题！洞察符合标准的红旗规则！缩短语言差距！大数据时代，赛灵思加速解决方案合作伙伴 SumUp Analytics 助力您从文档中高效提取、发现和验证各类重要信息。 2019 年 6 月 20 日和 25 日，SumUp 将在北京和上海两地分别举办用户见面酒会。

100小时实战修炼：Xilinx 暑期新工科人才培养行动开始报名

demi 在周五, 06/14/2019 - 10:17 提交

赛灵思暑期活动又要开始了！！！ 100 个小时的实战修炼！！涉猎 AI、云加速、边缘计算等热门话题！！国际最前沿的研究分享！！

设计技巧：在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑

demi 在周五, 06/14/2019 - 10:12 提交

SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。如果稍后接口中涉及的信号被更改，则仅需更改接口即可。

相约上海，Xilinx 将出席世界移动通信大会

demi 在周五, 06/14/2019 - 10:04 提交

赛灵思，全球5G射频和mMIMO 部署背后的动力引擎，宣布将参加6月26日-28日即将在上海浦东新国际展览中心举行的2019 上海世界移动通信大会，届时赛灵思来自国内外的 5G 系统及市场专家将亲临现场，并携两大最新5G 方案展示与中外参会者进行交流和演示。

Vivado设计锁定与增量编译（附工程）

demi 在周四, 06/13/2019 - 15:52 提交

为了某些端口信号的时序约束，可以采用Quartus工具把接口模块锁定在FPGA上的分配管脚的相应位置，这样在此基础上可以增加其它模块代码重新综合后，被锁定的接口模块是不会被改变的。这种方式在Vivado中也有，本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍，文中有对应工程的下载地址。

分析以下内容：拆箱 RF 分析仪工具第一部分

demi 在周四, 06/13/2019 - 12:05 提交

在上一篇博客中，我提到赛灵思已通过一个叫作 RF Analyzer 的工具在任何电路板上的任何器件上启用了 RF 数据转换器的调试功能。我现在将用接下来的两篇博文来拆箱此实用程序、查看其主要功能，并了解我们可以如何用它来管理 RF-ADC 和 RF-DAC 块。我还会讲讲如何用它来生成 RF-DAC 激励，以及如何查看和分析 RF-ADC 接收的数据。