Hot Chips 31 | AI与芯片的新生辉光（中）
judy 在 周三, 08/28/2019 - 12:24 提交
本文是关于Hot Chips 31大会观察与思考的系列文章的第二部分。整个系列将介绍我在Hot Chips大会上的几点观察与思考，涵盖以下几点内容：
一张图理解区分各种傅利叶
judy 在 周三, 08/28/2019 - 11:51 提交
本文只涉及各种傅利叶之间的概念关系，不考虑数学严谨性。
【Vivado约束学习】 IO延时约束
judy 在 周三, 08/28/2019 - 11:35 提交
要在设计中精确建模外部时序，必须为输入和输出端口提供时序信息。Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值
硬件接口协议之“I2C总线简介”
judy 在 周三, 08/28/2019 - 11:07 提交
本文主要介绍I2C总线相关的一些基本概念、通信流程、同步和仲裁、模式切换等。
重温FPGA设计流程四：(有限状态机)
judy 在 周三, 08/28/2019 - 10:52 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1
【下载】Alveo U280 ES1 数据中心加速器卡用户指南 (中文版)
judy 在 周二, 08/27/2019 - 10:51 提交
本文详细介绍了 Alveo™ U280 数据中心加速卡，它是采用了 Xilinx® Virtex® UltraScale+™ 技术的标准 PCIe® (Peripheral Component Interconnect express) Gen3 x16 加速卡。
【视频】Xilinx Virtex UltraScale+ VU19P FPGA
judy 在 周二, 08/27/2019 - 09:58 提交
Xilinx 推出全球容量最大的 FPGA - Virtex® UltraScale+™ VU19P，不仅能实现当今最先进 ASIC 和 SoC 技术的原型与模拟设计，还能支持各种复杂的新兴算法。
学会Zynq（21）TCP轮询机制（polling）示例
judy 在 周二, 08/27/2019 - 09:50 提交
前面我们已经学习了TCP的所有发送、接收和各种回调函数。本文将介绍最后一部分，TCP的轮询机制。在前面TCP发送Hello World的实例中，我们是在main函数的while循环中每隔1s调用一次数据发送函数。本文的实例将利用轮询机制完成同样的功能。
OpenPOWER基金会开启下一段旅程
judy 在 周二, 08/27/2019 - 09:40 提交
今天是OpenPOWER基金会历史上最重要的日子之一。伴随着IBM宣布对开源社区的新贡献，包括开源POWER指令集架构（ISA）与在2019 OpenPOWER北美峰会上公布的关键硬件参考设计，POWER架构的未来从未如此光明。
ZYNQ开发基本流程
judy 在 周一, 08/26/2019 - 11:30 提交
ZYNQ内部的总体框架如所示，PS中包含2个ARM Cortex-9的内核，一些基本的外设扩展口以及Memory接口。PS和PL的相互通信通过两个通路完成，分别是GP（General Purpose）Ports和HP（High Performance）Ports。GP Ports包含2个Master接口和2个Slave接口，符合标准的AXI协议数据位宽是32bit。HP Ports包含4个接口，全部是PL作为Master