2019年8月19日到21日，第31届Hot Chips大会在斯坦福大学成功举办。 本次大会确实是有非常多非常扎实的工作，也展现了整个处理器与高性能芯片领域行业的趋势与变化。本系列文章将介绍我在Hot Chips大会上的几点观察与思考，涵盖以下几点内容：

本课程介绍如何在边缘计算平台上使用DNN算法、模型、推理、训练以及框架。

本篇从hello world开始，简要介绍驱动的基本结构，然后再进一步介绍LED硬件的搭建，以及驱动的编写，设备树的修改。让大家对linux驱动有一个基本的认识。

在数字设计中，时钟代表从寄存器（register）到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算时序路径要求，并通过松弛计算报告设计时序裕度（Slack）。

本次研讨会将为所有医疗设备的架构师和设计人员介绍一种可适用于所有工业自动化，以及其他高可靠性应用的功能安全策略和网络安全方法，同时还将介绍赛灵思的方案是如何应用于基于风险管理的意料设备设计流程中的，从而帮助客户创建更稳健的设计，加快上市时间

米尔科技推出的MYD-CZU3EG开发套件搭载的就是UltraScale+ MPSoC平台器件 — XCZU3EG，它集成了四核Cortex™-A53 处理器，双核 Cortex™-R5 实时处理单元以及Mali-400 MP2 图形处理单元及 16nm FinFET+ 可编程逻辑相结合的异构处理系统，具有高性能，低功耗，高扩展等特性，除了这款异构SOC之外，板子还搭载了丰富的接口和完善的开发资料

经常听到有媒体问ASIC是否取代FPGA这类问题，看看ASIC设计流程，其中的数字前端中的仿真和验证是离不开FPGA的，所以FPGA和ASIC是共生关系，有了更大的FPGA ，才能在数字IC仿真原型设计效率上大大提升，才可以支持和设计更复杂更大的ASIC，近10年来，赛灵思一直保持着最大业内FPGA的记录，今天，赛灵思再次刷新最大FPGA的新记录

Aupera Technologies 是数据中心视频处理系统领域的新兴企业。Aup2600 是一种专用分布式视频处理系统，内置 48 个赛灵思 Zynq® UltraScale+™ MPSoC。此外，Aup2600 还提供基于赛灵思 Vivado 环境的完整视频 +AI 软件框架和用于神经网络处理的深度学习处理器单元 (DPU)。