PYNQ上手笔记（4）——Zynq中断应用
judy 在 周三, 12/12/2018 - 17:18 提交
在实际玩Zynq中断之前，先扯一扯中断这个神奇的东西~。实时性是一个嵌入式系统很重要的性能，实时性体现在一个系统对外部事件的响应能力和处理能力上，而CPU对一个事件的响应及处理主要依托于 —— 中断。
参加过100英里越野赛的跑男，造出了全世界门槛最高的芯片
judy 在 周三, 12/12/2018 - 17:17 提交
他，玩的是全世界门槛最高的芯片FPGA，最厉害的一款具有10级抗辐射性能，属于全球最机密的芯片之一，无数企业争相学习，却无法超越。江湖传言，这类芯片单颗价值可能超过500万元。
【白皮书下载】：在亚马逊 EC2 云端使用 Xilinx工具 和 InTime 优化设计
judy 在 周三, 12/12/2018 - 17:16 提交
这篇白皮书阐明了InTime和Xilinx软件是如何通过调整编译参数以及运行并行编译来优化FPGA时序性能的。InTime通过机器学习来决定一个FPGA设计的综合和布局布线的最佳配置组合。
Xilinx RFSoC：集成一个全面的 RF 模数信号链
judy 在 周三, 12/12/2018 - 09:32 提交
Zynq UltraScale+ RFSoC 在一款 SoC 架构中集成数千兆采样 RF 数据转换器和软判决前向纠错 (SD-FEC)。最新产品系列在一款 Zynq UltraScale+ 器件中提供 ARM Cortex-A53 处理子系统、UltraScale+ 可编程逻辑和最高信号处理带宽
基于ZYNQ（Miz702）的EMIO与MIO联合操作（寄存器版）
judy 在 周三, 12/12/2018 - 09:10 提交
在ZYNQ中，EMIO标号紧随MIO（0:53）之后，我定义了8个EMIO，采用标号54：61。在PS MIO Configuration中启用GPIO MIO 勾选EMIO GPIO（Width）选项，并设置宽度为8，即设置EMIO输出到8个PL的GPIO。具体程序如下：
2018年依元素科技教育部产学合作协同育人项目申报指南
judy 在 周二, 12/11/2018 - 17:28 提交
依托Xilinx, Arm与华为公司的行业先进技术，依元素科技将高校实验实践教学与工业界最新技术、产业动态的衔接，推动工程教育改革，以依元素科技教育部产学合作协同育人项目支持教育部开展新工科建设与双一流大学建设工作
Vivado使用指南（一）：如何在Vivado中添加自己喜爱的文本编辑器
judy 在 周二, 12/11/2018 - 17:26 提交
一、如何在Vivado（2017.2）中添加自己喜爱的文本编辑器。
1、打开Vivado软件，选择Tools-->Settings。
2、在弹出的界面中选择Text Editor-->Custom Editor。
3、在Editor：框中输入你想要添加的文本编辑器的路径。注意：后面需添加[file name] -[line number]。
逻辑电平之差分互连AC耦合电容（7）
judy 在 周二, 12/11/2018 - 17:25 提交
本篇主要介绍逻辑互连中的AC耦合电容。
1、AC耦合电容的作用
2、AC耦合电容的位置及大小
【视频】：Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
judy 在 周二, 12/11/2018 - 09:54 提交
Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
PYNQ上手笔记（3）——PS端+PL端点灯
judy 在 周二, 12/11/2018 - 09:23 提交
上一节中分别独立实验了Zynq的PS端和PL端，并初步实验了PS端先硬件再软件的开发流程和IP核设计的设计方法。第一节中提及到：Zynq是以PS端的ARM处理器系统为核心的，PS端和PL端是通过AXI总线，并且Xilinx已经提供了各种AXI通信的IP核，接下来的实验中将会更加明确的体验到利用IP核设计的设计方法。
1.实验目标
板载的LED和RGBLED都是接在PL端的，这个实验将利用PS端程序通过AXI总线控制连接在PL端的LED。
2.实验步骤
整个实验流程参考《The Zynq Book Tutorials》的chpt1：First Designs on Zynq（这本实验指导手册是英文的，但我个人认为英文原版要比中文看着清楚很多）。