Zynq™-7000 All Programmable SoC在单个器件上实现了ARM处理功能与FPGA逻辑独特的组合，因此需要双重的配置过程，同时需要考虑处理器系统和可编程逻辑。工程师会发现，其配置顺序与传统的赛灵思FPGA稍有差别。尽管如此，方法仍是相似的，生成引导镜像和完成配置存储器编程的难度不大。

作者：圆宵，来源：FPGA那点事儿

本视频介绍了 Quick Emulator，该工具在硬件不可用时能够运行面向 Zynq UltraScale+ MPSoC 器件的软件。

上一期，我们重点学习了ZYNQ的PL开发，本期我们侧重于进行PS开发的学习。我们将在 VIVADO 开发环境下搭建 ARM+FPGA 的系统架构，并在 SDK 中编译软件实现软硬件联合开发。

本部分的学习，我们依旧借助得力的助手与伙伴——PYNQ_z2来完成。

一. 实验目的

1. 点亮开发板右下角三个灯

异构加速计算领域领导者 Falcon Computing 公司在 2018 年赛灵思开发者论坛 (XDF) 上推出运行在功能强大的新型赛灵思加速器卡 Alveo U200 上的 Merlin 编译器和 Falcon加速基因组学流水线。

作者：James Karp、Michael J. Hart、Wai Kooi Wong、Krimo Semmoud、Desmond Yeo

作者：XCZ ，来源：硬件助手微信公众号

本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。

1、TTL电平

Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 GTM PAM4 收发器接收。经过该加强通道并在收发器最大速率下运行后，在 XDF 上经过几天的现场运行，没有发现前向纠错后的错误。

作者：Evening

Xilinx每一个FPGA都有一个独特的ID，也就是Device DNA，这个ID相当于我们的身份证，在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，具有不可修改的属性，因为使用的是熔断技术。值得说明的是，在7系列及以前，这个ID都是57bit的，但是在Xilinx的Ultraslace架构下是96bit。

在日前上海举行的首届中国国际进口博览会（进博会）上，电子发烧友在赛灵思展台上看到了全球首款无人机5G通信基站，这款创新产品采用了赛灵思的FPGA芯片。

无人机高空基站为全球首款基于5G基站的系留式无人机基站。赛灵思数据中心业务拓展总监朱勇在展会向电子发烧友记者介绍，这款无人机5G基站，采用了赛灵思16纳米的SoC，支持灵活的拆分方式，可以实现100M信号带宽。