作者：Huster-ty

前言：

ZYNQ 7000有三种GPIO：MIO，EMIO，AXI_GPIO

MIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；AXI_GPIO是封装好的IP核，PS通过M_AXI_GPIO接口控制PL部分实现IO，使用时消耗管脚资源和逻辑资源。

为了快速实现算法板级验证，PC端需要通过JTAG或以太网与FPGA形成通路。最简单便捷的方案是利用协议栈芯片，用户可以无视底层，利用简单的SPI协议读写寄存器实现复杂的TCP UDP等网络协议。当然带宽会受限于SPI接口有效速率，本文采用芯片为W5500，支持10M/100M自适应，其理论值高达80Mbps，基本达到算法验证的要求。

作者： OpenSLee，来源：FPGA开源工作室

1. 背景知识

在Xilinx提供的很多ip如VDMA ，OSD，Mixer，TPG等等，在使用前都需要进行配置，配置接口往往是AXI-Lite接口，正常情况下我们一般自己编写配置逻辑或者通过MB/ZYNQ等对IP进行配置，如果在我们使用到XDMA的同时也使用到需要AXI-Lite配置的ip的话，那么有一种新的方法可以对这类型IP进行配置。

2018年10月23日 - Silexica发布了多核软件开发工具SLX的最新版本，新版的FPGA和C/C++功能得到大幅增强。SLX工具是目前业界首款用于FPGA的工具，该软件全面支持Xilinx的SDSoC开发环境，在进入高阶综合(High-Level Synthesis,HLS)之前即可进行软硬件开发探索，保证HLS的进行过程更加精确高效。

FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。

首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。它提倡要在设计的早期阶段就要排除问题，越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。

2018年11月8日，赛灵思公司CEO，Victor Peng 确认出席由 Aspencore 在深圳举办的全球 CEO 峰会，并将带来主题演讲，与参会者探讨人工智能兴起带来的机遇和挑战，分析后摩尔定律时代新的计算模式，并分享赛灵思重大的行业突破和最新产品将如何加速 AI 和各种创新。

在真实情况的测试下，新的方案捕获和色调映射高对比度场景达120 dB或20 EV，全是全高清1080 p 30 fps实时输出

作者：四月，来源：机器之能

对于一家已经成立34年的老牌芯片公司而言，未来还将存在多少可能性？尤其当曾经并肩作战的“老战友”都逐一被巨头收编之后。

回答或许多是中规中矩的“平稳发展”、“逐步增长”，亦或者“被收购”……