SDSoC、SDAccel、SDNet和HLS工具傻傻分不清楚

本文是该系列的第2篇，上一篇介绍了System Generator的基本知识以及软件的安装。本文将以一个简单的数字滤波器的设计为主题，介绍Sysgem Generator的完整设计流程，同时详细介绍使用到的各个block。

学习RCNN系列论文时， 出现了感受野(receptive field)的名词， 感受野的尺寸大小是如何计算的，在网上没有搜到特别详细的介绍， 为了加深印象，记录下自己对这一感念的理解，希望对理解基于CNN的物体检测过程有所帮助。

在FPGA中，实现逻辑的基本单元是查找表（LUT）而非基本门电路。目前的FPGA中，单一LE或者Cell通常能实现至少4输入查找表的逻辑功能。

4输入查找表可以看成是具有4位地址1位数据的存储器，能够存储16bit数据，这也是LUT能被用于组建分布式RAM的原因。

记录《学会System Generator》系列的目的是为了熟练掌握Xilinx公司旗下System Generator产品的使用。本文是该系列的第一篇，主要介绍System Generator的基本知识以及软件的安装。

作者：佐思产研周彦武

央行放水之后，催生出了一大批手握重金的投资机构，而国内优秀的投资标的，特别是高科技领域的标的极为稀缺，AI芯片获得投资易如反掌，一时间冒出来几百家AI芯片公司，也给投机分子可乘之机。

1. 概念
英文名：convolutional neural network

是一种前馈神经网络，即表明没有环路，普通神经网络的 BP 算法只是用于方便计算梯度，也是前馈神经网络。

是深度学习结构的一种，是一种深度、前馈神经网络。

可以使用 BP 算法进行训练

利用Zynq SoC架构上的Python生产力属性，用户可以利用可编程逻辑和微处理器的优势，更轻松地构建人工智能，机器学习和信息技术应用程序设计。

了解有关 Model Composer 2018.1版中新功能的更多信息 - HLS 定点数据类型的增强可视化、全新示例、自定义块创建增强功能等！Model Composer 是一个以算法为中心的 Xilinx 工具箱，可在 MathWorks Simulink; 环境中进行快速设计探索，并通过自动代码生成和优化加速生产路径。

AXI4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。当然它也可以用于连接多个主机和从机。该协议支持多种数据流使用相同共享总线集合，允许构建类似于路由、宽窄总线、窄宽总线等更为普遍的互联。比较重要的信号线有：

ACLK: 时钟源,全局时钟信号。所有信号在ACLK信号上升沿采样。