技术

7 Series FPGAs MultiBoot功能指让FPGA从2个或者多个BIT文件中加载一个BIT文件运行程序，所以它的2个主要应用如下：

1. 更新新的BIT时，当更新失败或BIT出错会返回使用之前好的BIT运行程序；

2. 在多个已知好的BIT之间，通过外部触发来切换加载的BIT实现不同功能。

针对当前无人机数据链日趋小型化，采用射频收发一体化设计，基于FPGA 对零中频射频收发器AD9361 进行配置，实现机载视频和遥控遥测的无线传输。测试结果表明，该设计可以实现无人机与地面站之间数据的可靠传输，同时满足小型无人机对数据链体积、重量、功耗和低成本的要求

在我之前接触的客户中，也只有少量公司在使用 Xilinx FPGA 和 SoC 芯片所提供的安全功能。其他的情况，可能是有物理环境能保证产品不被别人接触到；但更多可能是工程师觉得安全功能不是必须的，或者使用安全功能太复杂。攥写本文，我希望能让大家看到：

作者：OpenSLee，来源：FPGA开源工作室

在本系列视频中，我们将了解如何将三重缓存模式下设置的 AXI VDMA IP 集成到 Vivado 设计的视频流水中。该设计将针对使用 PS DDR 的 Zynq®-7000 SoC ZC702 评估套件来进行设计。

在本视频系列的这篇文章中，我们将展示一下如何通过创建一个小型设计在 Pynq-Z2 电路板的 HDMI 输出上生成图案。

在上一个视频系列中（编号 21）中，我们创建了一种设计，可将模式（使用的是 LogiCORE™ IP 视频测试模式生成器 (TPG) 的核）发送到 Zynq®-7000 SoC ZC702 评估套件的板载 HDMI 中。在本视频系列中，我们来了解一下如何修改硬件设计和应用以支持多种视频分辨率。

如果您是贸然进入了高速设计领域的新手工程师之一，并且被“信号完整性仿真”这个术语所震撼，请不要烦恼。 在这次博客之旅中，我们先来回顾一下基础知识，然后再介绍一些更高深的话题。

数字电路设计中一般包括3个大的阶段：源代码输入、综合和实现，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计

SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可