使用SystemVerilog简化FPGA中的接口
judy 在 周二, 07/21/2020 - 09:47 提交
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多。但我们大多数的工程还是无法避免使用HDL来连接两个module
FPGA 应用
使用 FPGA I/O 优化来设计更高性价比的 PCB
judy 在 周四, 07/16/2020 - 14:42 提交
FPGA 器件凭借强大的功能、灵活性和即时可用性形成极具吸引力的业务驱动力，掀起了一场广泛采用 FPGA 来实现系统 PCB 设计的浪潮。很显然，FPGA 器件的上市时间优势和容量/性能特性已兑现其产品承诺，成为更多资本资源密集型定制 IC/ASIC 解决方案的可行替代方案
FPGA上电后IO的默认状态
judy 在 周四, 07/16/2020 - 09:41 提交
在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。
基于 FPGA 的数据中心 Load Balancer 加速解决方案
judy 在 周四, 07/09/2020 - 15:58 提交
恒扬数据基于FPGA的数据中心LoadBalancer加速解决方案通过提供高性能网关加速服务，可以帮助客户数倍提升基于软件的网络LoadBalance性能，快速缓解数据流量激增带来的性能压力，并大幅削减扩容带来的费用开支。
FPGA时序约束之Vivado辅助工具
judy 在 周三, 07/08/2020 - 10:13 提交
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。
危险了！FPGA可以直接运行GPU代码！
judy 在 周三, 07/08/2020 - 09:40 提交
AI初创公司Mipsology正在与Xilinx合作，据说打算让FPGA依靠一个附加命令取代AI加速器中的GPU。Mipsology的“zero effort”软件Zebra可以转换GPU代码，使其能在FPGA上的Mipsology AI计算引擎中运行，同时无需改写任何代码或进行重新训练
【通信篇】FPGA中FSK解调
judy 在 周五, 07/03/2020 - 10:15 提交
FSK信号的解调也有非相干和相干两种，FSK信号可以看作是用两个频率源交替传输得到的，所以FSK的接收机由两个并联的ASK接收机组成。
使用 HDL Coder 将 MATLAB 转换为 FPGA
judy 在 周四, 07/02/2020 - 10:05 提交
如果您正在使用 MATLAB 建模数字信号处理(DSP)或者视频和图像处理算法，并且最终将其用于 FPGA 或 ASIC，本文可能将为你带来帮助。
基于FPGA的伪随机序列发生器设计
judy 在 周二, 06/30/2020 - 13:57 提交
LFSR:线性反馈移位寄存器（linear feedback shift register, LFSR）是指给定前一状态的输出，将该输出的线性函数再用作输入的移位寄存器。异或运算是最常见的单比特线性函数：对寄存器的某些位进行异或操作后作为输入，再对寄存器中的各比特进行整体移位。
【无线通信篇】FPGA中ASK解调怎么做？
judy 在 周一, 06/08/2020 - 11:07 提交
振幅键控信号的解调主要有包络检波和同步检测两种方法，后者又被称为相干解调。相干解调需要提供与输入同频同相的载波信号，通常需要采用锁相环技术实现载波信号的提取，较为复杂，这里采用非相干解调的方法实现ASK解调，只需要将输入信号经过整流滤波即可得到基带信号。