Vitis视觉库可用于构建Vivado®HLS中的应用程序。本节详细介绍如何将Vitis vision库组件集成到Vivado HLS 2019.2的设计中。本节提供了有关如何通过Vivado HLS 2019.2 use flow运行单个库组件的步骤，其中包括C仿真、C合成、C/RTL联合仿真以及将RTL作为IP导出
Vitis™ AI 开发环境是赛灵思的开发平台，适用于在赛灵思硬件平台（包括边缘应用和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在赛灵思 FPGA 和 ACAP 上充分发挥 AI 加速的潜力。
继续学习ZYNQ，吃了好几年灰的ZYNQ 7020开发板一直没时间玩，现在稍微有点时间，准备空闲之余折腾一下，之前一直使用STM32等各式单片机，LINUX知识也知道一点，对HDL也是一窍不通，现在准备恶补一下，对于我来说，学习固然重要，但是白费力折腾也是要有的
或许是每个做硬件的厂商都有做软件的心，xilinx发布了他的下一个平台Vitis，也就是硬件和软件分开了（即Vivado和IDE分开了），除了启动方式和使用方法略有区别外，其他操作几乎与上一代Vivado一模一样。本文是试用这个新平台来尝尝鲜。
Vitis 是为释放自适应硬件平台的强大威力而打造的全球首个统一软件平台，作为首批学习并掌握Vitis 专业知识的小伙伴们，将成为点燃下一代自适应技术加速创新的星星之火。为此，赛灵思将特别为参与全部课程并完成相关技术测验的优秀学员颁发一份珍贵的学习证书
具体方法与 SDK 的多核工作实现方法基本一致，详细操作可以参考 zcu102 系列文档。本文的代码工程继承 vitis_zcu102_1 文档。
这次主要分享一下Xilinx官方的QTV：如何在 Alveo 卡上快速使用 Vitis 进行开发的视频，主要是可以对Vitis有个快速的认识。
上一篇安装完相关程序后，这一篇就简单运行一个“Hello Vitis”的程序。本例硬件平台为ZYNQ平台，具体芯片为XC7Z035。ZYNQ 芯片分为 PL 和 PS， PS 端的 IO 分配相对是固定的，不能任意分配，而且不需要在 Vivado 软件里分配管脚，虽然本实验仅仅使用了 PS，但是还要建立一个 Vivado 工程，用来配置 PS 管脚
建立基于 zcu102 开发板的 Vivado 工程。建立 Block Design，添加 Zynq UltraScale+ MPSoc 的 IP。点击 Run Block Automation，自动配置 IP 模块。双击打开配置窗口查看 UART 0 和 UART 1 已按照 zcu102 开发板的硬件连接设置完成。
指导 SDK 用户如何将现有 SDK 项目迁移至 Vitis™ 统一软件环境