【视频】在支持 SDAccel 及 RTL 内核的 AWS F2 上进行开发—— 第 2 部分
judy 在 周一, 12/03/2018 - 10:22 提交
本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频，以了解 AWS FPGA 中的各个区域，了解AWS F1 Shell 并查看重要的性能注意事项。
为智能硬件开发者、创客提供有关基于英特尔嵌入式处理器的应用技术介绍和合作伙伴方案介绍
技术
ZYNQ QNX开发——在ZedBoard上运行QNX
judy 在 周一, 12/03/2018 - 09:20 提交
QNX版本：QNX6.6
宿主系统：Windows
交互系统：Debin
开发板：MIZ702 完全兼容ZedBoard
ZYNQ+Vivado2015.2系列（七）软硬件联合Debug观察AXI总线读、写时各信号的时序
judy 在 周五, 11/30/2018 - 10:14 提交
前面一节我们学会了创建基于AXI总线的IP，但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的，所以我们实际观察到是AXI_Lite协议的信号时序。
逻辑电平之常见差分逻辑电平（4）
judy 在 周五, 11/30/2018 - 09:13 提交
本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。
1、LVDS电平
静态时序分析基础
judy 在 周四, 11/29/2018 - 15:58 提交
建立时间，保持时间
为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。
建立时间要求：在寄存器有效时钟沿之前至少Tsetup时间，数据必须到达且稳定。如下图所示。
逻辑电平之CMOS Latch up（3）
judy 在 周四, 11/29/2018 - 09:54 提交
作者：XCZ，来源：硬件助手微信公众号
本篇主要针对CMOS电平，详细介绍一下CMOS的闩锁效应。
1、Latch up
Xilinx FPGA原语总结
judy 在 周四, 11/29/2018 - 09:12 提交
作者：肉娃娃
Vivado HLS 程序优化（基础实例）
judy 在 周三, 11/28/2018 - 10:16 提交
前言（本文基于赛灵思官方HLS文档UG871中的7.1节）：
在使用高层次综合，创造高质量的RTL设计时，一个重要部分就是对C代码进行优化。
在Zynq SoC上实现裸机（无操作系统）软件应用方案
judy 在 周三, 11/28/2018 - 09:44 提交
Zynq™-7000 All Programmable SoC在单个器件上实现了ARM处理功能与FPGA逻辑独特的组合，因此需要双重的配置过程，同时需要考虑处理器系统和可编程逻辑。工程师会发现，其配置顺序与传统的赛灵思FPGA稍有差别。尽管如此，方法仍是相似的，生成引导镜像和完成配置存储器编程的难度不大。
Video Codec – Xilinx EV系列Video Codec基本介绍
judy 在 周二, 11/27/2018 - 16:38 提交
作者：圆宵，来源：FPGA那点事儿