Vivado FIR IP 配置详解 （一）
judy 在 周五, 09/27/2024 - 13:23 提交
FIR滤波器是数字信号处理中常用的滤波器，除了通过Verilog代码自己实现外，Vivado提供了一个FIR滤波器 IP，可以直接调用。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
1分钟快速掌握 Vivado DDS IP核
judy 在 周二, 09/24/2024 - 10:25 提交
今天介绍一下非常好用的 Vivado DDS IP 核。
Versal GTM如何通过APB3总线读取attributes并计算误码率
judy 在 周一, 08/19/2024 - 15:02 提交
PRBS误码测试时，通常需要计算误码率。如果使用IBERT，误码率可以在Vivado的GUI界面中读取
Vivado Design Suite用户指南:逻辑仿真
judy 在 周一, 08/12/2024 - 17:30 提交
本文描述 AMD Vivado™ 仿真器作为独立工具和作为 Vivado Design Suite 的一部分的具体使用方式，以及如何使用波形查看器来分析和调试设计
一文快速上手Vivado Block Design
judy 在 周三, 07/31/2024 - 09:37 提交
本文将详细介绍Vivado Block Design的使用流程，旨在帮助读者从基础到高级技巧，全面掌握这一工具。
Vivado 部分重配置 (PR) 解决方案中使用了哪些类型的比特流？
judy 在 周二, 07/09/2024 - 11:37 提交
在赛灵思器件中为部分重配置编译设计时，会创建不同类型的比特流。本文档为 7 系列和 UltraScale 器件的每种比特流类型定义了术语，并进行了详细说明。
Vivado仿真前100ns为何激励不生效？
judy 在 周五, 06/28/2024 - 10:20 提交
在Vivado的Post-Synthesis Timing Simulation中，为何前100ns的数据不变化？
打开vivado看到的是乱码？别着急，一个程序批量搞定！
匿名 在 周三, 06/26/2024 - 09:03 提交
vivado打开工程，可能发现verilog代码中的中文注释竟然是乱码，这大概率上是vivado的默认编码格式和你工程文件的编码格式不同导致的。
Vivado每次的编译结果是一样的吗？
judy 在 周二, 06/11/2024 - 09:39 提交
很多FPGA工程师都有这种困惑，Vivado每次编译的结果都一样吗？
Vivado中的时序分析的两个常用指令
judy 在 周二, 05/28/2024 - 09:49 提交
综合后，执行report_qor_assessment，该命令可对设计进行整体的评估，并给出一个分数，以表征时序收敛问题的严重程度