Vivado

Vivado 是赛灵思(Xilinx)公司推出的一款综合性的设计工具套件,用于 FPGA(现场可编程门阵列)和 SoC(系统级芯片)的设计、开发和验证。它提供了一系列功能强大的工具,帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vitis HLS 系列 2:Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的,但使用的是 Vitis Unified IDE,而不是之前传统版本的 Vitis HLS。

通过 AMD Vivado™ Design Suite 五步迁移到 Versal™ 架构

AMD Versal自适应 SoC 架构通过异构加速和硬 IP集成提供卓越的系统性能功耗比。但当开发者想从上一代 FPGA 迁移时如何确保最佳结果呢?

FPGA Vivado调用IP核详细操作步骤

今天给大侠带来Vivado调用IP核详细操作步骤,手把手教学,请往下看。话不多说,上货。

AMD Vivado™ Design Tool 综合中的门控时钟转换

传统上,使用门控时钟是 ASIC 设计中降低系统功耗的常见方法。通过门控时钟,可在非必要时阻止整组寄存器的状态转换。

适用于 Versal 的 AMD Vivado

Vivado 设计套件提供经过优化的设计流程,让传统 FPGA 开发人员能够加快完成 Versal 自适应 SoC 设计。

Vitis HLS 系列 1:Vivado IP 流程(Vitis 传统 IDE)

这篇博客旨在逐步演示如何使用 Vitis HLS 来创建一个 HLS IP,通过 AXI4 接口从存储器读取数据、执行简单的数学运算,然后将数据写回存储器

如何使用One Spin检查Vivado Synth的结果(以Vivado 2024.2为例)

本文讲述了如何使用 One Spin 检查 AMD Vivado™ Design Suite Synth 的结果(以 Vivado 2024.2 为例)。

适用于 AMD Versal™ 的 Vivado™:最大限度满足 Fmax 目标的先进技术

了解 AMD Versal 产品组合与前几代 FPGA 相比在时钟架构功能的增强,并了解如何利用 AMD Vivado™ 工具的先进功能快速完成设计并实现性能目标。

New GT wizard subsystem在vivado 2024.2版本中的使用

在 24.2 版本中,GT Wizard 迎来了重要的更新,添加了新的IP: GT Wizard 子系统。旨在为用户带来更高的灵活性和兼容性。本博客将介绍 GT Wizard 子系统的使用方式。

适用于 AMD Versal™ 自适应 SoC 的 Vivado™ Design Suite

AMD Vivado™ Design Suite 实现突破性优化,可显著加快 Versal™ 自适应 SoC 硬件设计工作,与此同时大大简化了从旧架构到新架构的迁移