技术 | FPGA 开发圈

借助vivado来学习FPGA配置模式

DA（Vivado）软件可以很好的帮助我们更好的去学习FPGA相关知识，例如： • 记得使用EDA软件自带的语言模板；

2018-11-12 | Vivado

利用以太网为工业市场供电

作者：Matt Chevrier，德州仪器为工业以太网器件供电需要解决工业以太网和工业应用的几个特定问题。标准以太网与工业以太网之间最大的区别在于拓扑结构，如图1所示。标准以太网为星形拓扑，而工业以太网则包含线形、树形和环形等多种不同的拓扑结构。图 1：两种类型的以太网拓扑结构除拓扑结构以外，工厂自动化设备的工作电压为24伏，而电信设备的供电电压为48伏。... 阅读详情

2018-11-09 | EtherCAT, 工业以太网

Xilinx ZYNQ平台下构建Linux + Xenomai实时操作系统

作者：Huster-ty Xenomai是一种采用双内核机制的Linux 内核的强实时扩展。由于Linux 内核本身的实现方式和复杂度，使得Linux 本身不能使用于强实时应用。在双内核技术下，存在一个支持强实时的微内核，它与Linux 内核共同运行于硬件平台上，实时内核的优先级高于Linux 内核，它负责处理系统的实时任务，而Linux 则负责处理非实时任务，... 阅读详情

2018-11-09 | linux内核

Xilinx ZYNQ 7000+Vivado2015.2系列（四）之GPIO的三种方式：MIO、EMIO、AXI_GPIO

前言： ZYNQ 7000有三种GPIO：MIO，EMIO，AXI_GPIO MIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；AXI_GPIO是封装好的IP核，PS通过M_AXI_GPIO接口控制PL部分实现IO，使用时消耗管脚资源和逻辑资源。使用的板子是zc702。 1.MIO方式 Zynq7000 系列芯片有 54 个... 阅读详情

2018-11-09 | GPIO, Vivado2015.2, Zynq-7000

ZYNQ EMIO使用及可重用封装

为了快速实现算法板级验证，PC端需要通过JTAG或以太网与FPGA形成通路。最简单便捷的方案是利用协议栈芯片，用户可以无视底层，利用简单的SPI协议读写寄存器实现复杂的TCP UDP等网络协议。当然带宽会受限于SPI接口有效速率，本文采用芯片为W5500，支持10M/100M自适应，其理论值高达80Mbps，基本达到算法验证的要求。　　ZYNQ可以通过灵活的EMIO模拟SPI接口... 阅读详情

2018-11-08 | EMIO, W5500, Zynq

Vivado HLS 图像的获取

作者： OpenSLee，来源：FPGA开源工作室 1. 背景知识 OPENCV（Open Source Computer Vision）被广泛的使用在计算机视觉开发上。使用Vivado HLS视频库在zynq-7000全可编程soc上加速OPENCV 应用的开发，将大大提升我们的计算机视觉开发。图1和图2展示了如何使用opencv加速zynq-7000全可编程... 阅读详情

2018-11-08 | OpenCV, Vivado HLS, 计算机视觉

使用XDMA实现PCIE映射AXI-Lite对VDMA进行配置

在Xilinx提供的很多ip如VDMA ，OSD，Mixer，TPG等等，在使用前都需要进行配置，配置接口往往是AXI-Lite接口，正常情况下我们一般自己编写配置逻辑或者通过MB/ZYNQ等对IP进行配置，如果在我们使用到XDMA的同时也使用到需要AXI-Lite配置的ip的话，那么有一种新的方法可以对这类型IP进行配置。首先说说XDMA，XDMA是Xilinx封装好的PCIE DMA传输IP... 阅读详情

2018-11-08 | XDMA

Vivado工程经验与时序收敛技巧

FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。它提倡要在设计的早期阶段就要排除问题，越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。本文将从代码风格，时序修正，工程设置等几个方面介绍本人的实践经验，希望让各位初学者快速提高，... 阅读详情

2018-11-08 | 时序收敛

Xilinx ZYNQ 7000+Vivado2015.2系列（三）之HelloWorld实验（最小系统）（纯PS）

前言：使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPU xc7z020），DDR3（4×256M），一个UART串口（Mini USB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。操作步骤：硬件部分 1. 新建Vivado工程。... 阅读详情

2018-11-07 | Helloworld, Vivado2015.2, Zynq-7000

那些年我们学过的数模电...

作者：做但不能忘思考，来源：FPGA2嵌入式 0. 概述做FPGA开发或者是嵌入式开发，数字图像处理是一个很大的领域，回顾下大学里学的模电，数电，单片机原理，数字图像处理，通信理论，MATLAB，目前比较前沿的Python等知识联系起来，能更好的指明人生规划的方向。 1. 模拟电路都记得我们大学学习的一门课程，模拟电路吗？难，枯燥，又感觉没有鬼用。... 阅读详情

2018-11-06 | 数字图像处理, 数字电路, 模拟电路

Vivado FIR滤波器设计与仿真（二）

在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。关于Filter Solutions软件的使用，这里有一篇博客比较详细的介绍了它的用法，... 阅读详情

2018-11-06 | FIR滤波器, Vivado

Verilog HDL入门思路梳理

一. 概述 Verilog HDL不同于我们学过的C，Python等软件设计语言；Verilog是一门硬件描述语言。这里有两个关键词：硬件，描述。硬件：表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL 描述：而不是设计。因此表示在用动手进行Verilog编写之前，电路的架构至少已经在你脑子里构建好了，而Verilog只是把它描述出来而已。从上面两点可以看出，... 阅读详情

2018-11-05 | Verilog-HDL

Xilinx ZYNQ 7000+Vivado2015.2系列（二）之奇数分频和逻辑分析仪（ILA）的使用

前言：偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。奇数分频如何得到呢？第一部分奇数分频奇数分频方法： N倍奇数分频，首先进行上升沿触发进行模N计数，计数到（N-1）/2时输出时钟翻转，同时进行下降沿触发的模N计数，计数到（N-1）/... 阅读详情

2018-11-02 | Vivado2015.2, Zynq-7000

FPGA设计千兆以太网MAC（3）——数据缓存及位宽转换模块设计与验证

　本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。　　该模块核心是利用异步FIFO进行跨时钟域处理，位宽转换由VerilogHDL实现。需要注意的是用户数据包位宽32bit，因此包尾可能有无效字节，... 阅读详情

2018-11-02 | FPGA设计, 千兆以太网MAC

Vivado HLS 接口综合

Vivado HLS中常见的接口类型有： 1. ap_none 默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。 2. ap_stable 只用于输入信号，其具体实现方式仍为ap_none。它用于向Vivado HLS的综合器表明该信号在两次复位之间值是不变的。 3. ap_vld... 阅读详情

2018-11-02 | Vivado HLS

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。