很多刚接触电子和嵌入式的同学，都会在一个问题上反复纠结：FPGA 和 CPLD 看起来都能“写逻辑”，它们到底有什么区别？我该先学哪个？

数字信号处理（DSP）始终处于数学复杂性、计算性能和日益增长的移动性前沿，影响着通信、医学成像、雷达、娱乐乃至科学探索等领域。

在处理器上计算高阶多项式可能极其耗时。例如，未经优化时10阶多项式需要65次乘法和10次加法。假设每次运算仅需1个时钟周期（实际往往更长）

本文则进一步讲解如何在 Zynq UltraScale+ MPSoC 平台上通过 JTAG 逐步启动 Linux，并提供了完整的过程与关键命令。

本文对几种错误类型做一下简单介绍，并基于VCK190开发板，熟悉一下发现错误后对应的XilSEM报告。

基于Vitis Model Composer进行AI Engine（AIE）开发，核心优势体现在AIE专属优化、开发流程简化、灵活的适配性、高效验证及量产适配等方面

在芯片设计与系统集成领域，单一芯片的性能突破已不再是唯一的追求。如何通过系统级的创新，实现整体方案的最优化，成为行业发展的关键命题

启动嵌入式系统是任何 FPGA 或嵌入式 Linux 开发流程中最常做、也最关键的一步。很多时候我们依赖 SD 卡、TFTP 或 NFS，但当你无法访问板载存储或以太网时

本文阐述了如何构建包含多个NPU IP实例的VEK280参考设计，及如何用vart_ml_demo和x_plus_ml_app应用程序执行多个模型。

AMD EPYC（霄龙）处理器拥有出色的能效与性价比，可助力电信和网络行业发展。

在现代通信的研究中，模拟与数字领域始终存在显著的二元性。这两个领域均能够高效且高速地进行处理。然而，模拟信号具有近乎无限的精确度，但由于其本质

通过将 Spartan™ UltraScale+™ FPGA 与 HYPERRAM™ 存储芯片相结合，可为需要 I/O 扩展和电路板管理功能的应用提供一个稳定的平台。

本文详述了用VHDL编写、适用于FPGA的FIR滤波器电路。该组件通过并行接口从用户逻辑读取数据流和滤波系数，并输出滤波结果。

在ILA核中，通常使用通过添加Marker线观察信号长度，如图1所示。如果删除Marker线，选中要删除的线然后右键，选择Delete Marker

本文介绍福晞®软件的在线调试工具—— Debugware IP 的添加和手动例化使用方法

对于基于锁存器的设计，静态时序分析会应用一个称为时间借用的概念。本篇博文解释了时间借用的概念，若您的设计中包含锁存器且时序报告中存在时间借用，即可适用此概念。

今天我们介绍一个硬核开源项目：FPGA-FOC，它使用 Verilog 在 FPGA 上实现了完整的 FOC 电机控制系统。

SEM IP是一个非常‘安静’的IP。构建的时候，它的逻辑就是独立于用户系统设计的，并用区域约束做了一定的分割。对于它唯一的时钟信号，我们也是建议越独立越好。

作为机器人控制工程师，你有没有过这样的经历？明明反复调试了多个控制回路的 PID 参数，机器人的动作还是不够稳；机械臂在高速运动时抖动严重，轨迹跟踪总差那么一点；

本文我们介绍如何从Vivado ILA核将抓取到的数据导出为文件，并通过Matlab软件存为.coe文件。