今天要介绍的这款神器 ——PynqSDR HAT，正试图打破 “软件无线电 = 昂贵设备” 的刻板印象，让 FPGA 级别的通信实验变得触手可及。

本教程介绍了使用 Xilinx Vivado 和 Vitis 开发环境为德州仪器AFE79xx EVM 启用串行外设接口 (SPI) 和非时序关键型通用输出以及配套的 LMK 系列时钟芯片的过程

7nm Versal系列相对于16nm Ultrascale plus系列，IO做了升级，U+系列的HPIO在Versal升级为XPIO。Versal系列每一个XPIO bank包含54个IO管脚

PIO IP是FPGA 设计中比较简单常用的IP， 当设置PIO IP的Direction的时候，可以看到有如下4个选项

本文阐述了 Agilex™ 5 FPGA E 系列如何通过硬核内存控制器和增强型 I/O 组，简化时序收敛、降低动态和静态功耗，并高效实现低电压、高带宽的内存技术。

在当今高速数据传输领域，随着 LVDS 信号传输速率的不断提高，信号每位所占用的时间窗口不断减小，这使得采样时钟对信号的采样点在其有效区间采样的准确性降低

格雷码是美国学者Frank Gray于1947年提出的一种二进制编码方式，后面这种编码方式就以他的名字命名。实际上，格雷码是有多种编码形式的

本指南内容涵盖了XSDB 命令、XSDB 用例和硬件软件接口（ HSI ）命令。

作为 MATLAB® R2025a 版的一部分，AMD Vitis™ HLS 开发人员现在可以使用强大而简化的流程，直接从 MATLAB（.m code）环境生成 Vitis HLS C++ 代码。

AMD 深耕汽车行业多年，在驾驶员监控系统（ DMS ）领域积淀深厚，这些系统深度集成于 L2、L2+ 和 L3 级车辆中

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在网表中，这些资源被称为 LUTRAM 或分布式 RAM。这些 LUTRAM 不像 Vivado 中的其他单元那样遵循典型结构。本文说明了推断或例化的 LUTRAM 的结构。 

既然讲到CXP ，就不能不提PCIe,市面上常见的CXP 采集卡是基于PCIe接口的，为了满足CXP 电口 12.5G 4lane/8lane 或者基于光口的40G/100G 的数据传输带宽

在算力需求爆炸式增长的今天，GPU与CPU常占据头条，但 FPGA（现场可编程门阵列）  凭借其独特的硬件并行能力，正悄然重塑高性能计算的边界。

本文将侧重于概述如何创建和运行设计以将这两个 IP 结合在一起来实现。

该解决方案将莱迪思CertusPro™-NX传感器到以太网桥接板与英伟达Holoscan平台相结合，为实时数据采集和处理提供了一个灵活的全栈平台。

西安电子科技大学集成电路学部四十多名师生走进中科亿海微，通过技术报告、实地参观与深度交流等环节,，展开了一场聚焦FPGA产业前沿的实践活动，

AMD Power Design Manager 2025.1 版（PDM）现已推出——增加了对第二代 AMD Versal™ AI Edge 和 第二代 Versal Prime 系列的支持

本章介绍了可用于初始化、运行、更新和控制外部控制器中图形执行的控制API。本章还描述了如何在输入图规范中指定运行时参数（RTP）

ALINX 作为 FPGA 开发板领域领先供应商，RFSoC 系列开发板精准定位于雷达通信、5G 基站、卫星通信、测试测量等对性能要求严苛的高端射频应用