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AMD收购Enosemi：加速共封装光学布局，重塑AI系统互连新格局
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中低功耗 FPGA 战局升温：Microchip 与 Lattice 的“性价比较量”
错过XDF？来VITIS 开源库深度研讨会@天津 FPT 2019 Workshop
12月3-4日，Xilinx在举办了全球开发者大会，激发了近2000参会者的创新激情，现场还安排了大量的开发者上手实验。错过了大会怎么办？除了马上下载VITIS，访问Xilinx Github外，Xilinx还将在今年的FPT2019上与大家深度分享VITIS 开源加速库技术细节以及VITIS AI细节。
2019-12-09 |
Vitis
PCIE原理：PCIE是如何获取BUS number的？
为支持ＩＤ路由，每个PCIE设备（端点和交换开关）中都应设置有贮存设备总线号和设备号的寄存器，复位时，该寄存器清０，每当设备在它的原级链路上检测到一个Type0配置写事务包时，它就从该TLP头标中的第８～９字节“捕获”它自己的总线号和设备号，并贮存入上述总线号和设备号寄存器。
2019-12-06 |
PCIe
FPGA复位的正确打开方式
回想一下平时我们常用的复位方式：1.首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；2.最好有个复位的按键，在调试时按一下复位键就可以全局复位了；3.也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。
2019-12-06 |
FPGA
互联网广告推荐迎变革，雪湖科技联合赛灵思发布推荐算法解决方案
12月3日，2019年 XDF-亚洲站在北京国家会议中心召开，在这场年度技术盛宴上，数以千计的技术工程师与专家会携广大合作伙伴、行业领导者集聚一堂，带来最新的技术解决方案与灵感洞察。
2019-12-06 |
雪湖科技
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赛灵思
XDF 2019 | 赛灵思激发澎湃创新驱动力，携生态伙伴打造灵活应变万物智能世界
为期两天赛灵思开发者大会（XDF）亚洲站于12 月 3 日在北京国家会议中心盛大开幕。作为 FPGA 领域最重磅的年度峰会，今年的 XDF-亚洲站空前火爆，吸引了近 2000 位国内外开发者与会，数十个全球生态合作伙伴将围绕数据中心、人工智能、软件开发等七大主题发表75场高质量专题分享......
2019-12-06 |
XDF 2019
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赛灵思
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万物智能互联
verilog语法——参数例化
verilog参数例化——1、参数定义parameter；2、参数例化
2019-12-05 |
Verilog
ISV 展六大板块、数十个方案demo，XDF亚洲站看赛灵思强大生态力量
数据中心如何加速？数百亿证券交易如何安全可靠支撑？巨大的视频图像如何实时处理？……嘉宾们在台上的分享留给开发者们太多专业上的想象空间，在这里十多家公司的数十个 demo 提供了基于赛灵思最新产品的尖端技术、创新方案和热门应用的解读......
2019-12-05 |
XDF 2019
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赛灵思
XDF2019大会：浪潮赛灵思携手加速数据中心及AI创新
12月3日，2019赛灵思开发者大会（XDF2019）在北京国家会议中心举行，作为赛灵思最重要的全球合作伙伴之一，浪潮在本届大会上展示了与赛灵思合作创新的多款面向数据中心和AI计算的FPGA加速产品，以及智慧金融等解决方案。
2019-12-05 |
XDF 2019
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浪潮
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赛灵思
XDF 一线报道：Xilinx “数据中心优先战略” 取得惊人发展，强大生态系统引领现代数据中心转型
2019 年赛灵思开发者大会（ XDF ）亚洲站3日北京盛大揭幕。赛灵思数据中心事业部举行媒体沟通会，这是赛灵思数据中心事业部 （ Data Center Group, DCG） 成立以来首次以一个全新事业部的形式公开亮相媒体活动。
2019-12-05 |
XDF 2019
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Xilinx
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数据中心
AXI接口设计注意事项
AXI2MEM转换接口需要将来自PCIE的AXI信号（时钟为250MHz或者500MHz）转换成100MHz时钟的MEM接口。MEM接口用于SOC总线主端口，用于读写芯片内部模块或者配置寄存器。
2019-12-04 |
AXI
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接口设计
Xilinx招募 | Vitis开源定制计算科研冬令营
在体系结构黄金时代，Xilinx率先推出Alveo数据中心加速卡，ACAP自适应智能计算平台, Vitis统一软件平台等一系列软硬件产品。同时业务也涉及了更多数据科学的领域，如金融，基因，数据分析，压缩，安全处理等等。这也需要各领域科学家与信息技术科学家之间，算法工程师与硬件工程师之间进行更多交叉。
2019-12-04 |
Vitis
XDF重磅：Xilinx 宣布Vitis™ AI 即日起开放下载，人工智能推断再提速
今天，赛灵思开发者大会（XDF）亚洲站终于在北京拉开帷幕了，与往届 XDF 一样，每次大会我们都会为全球开发者带来一个重磅的消息。今天，赛灵思便宣布了其人工智能推断开发软件平台Vitis™ AI即日起开放免费下载，更多开发者将体验并受益于赛灵思所提供的从边缘到云的人工智能和深度学习推断加速度。
2019-12-04 |
Vitis
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AI技术
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人工智能
XDF热线报道：定位创新驱动力Xilinx三大战略取得重大成就！
初雪的北京迎来热情似火的开发者。12月3日-4日，北京国家会议中心，赛灵思开发者大会现正如火如荼地进行中。在今天上午的主题演讲当中，赛灵思总裁兼CEO Victor Peng 发表“赛灵思：创新驱动力”的演讲，分享公司启动三大战略一年多来所取得的重大成就。
2019-12-04 |
XDF
FPGA设计中常见的30个基本概念详细
同步时序逻辑电路的特点：电路中所有的触发器都是与同一个时钟或者该时钟的衍生时钟驱动，而且当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下 一个时钟脉冲的到来，此时无论外部输入有无变化，寄存器状态都是稳定的。
2019-12-04 |
FPGA设计
Python骚操作：动态定义函数
在 Python 中，没有可以在运行时简化函数定义的语法糖。然而，这并不意味着它就不可能，或者是难以实现。
2019-12-03 |
python
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