随着高速数据传输的普及，Serdes已经成为FPGA上重要的I/O接口。而线速率也不断的提高。更高的线速率也就带来了更大的通道衰减影响。通常，Serdes接收端需要打开内部的均衡来对高速串行信号进行处理

Hired 网站近日发布了“2019 年软件工程师现状”报告，亮点颇多。该报告数据由 Hired 数据科学团队收集与分析，覆盖了 13 个城市的 98 000 名求职软件工程师，反映了超过 170 000 个面试申请和过去一年的工作机会，还收集了来自 Hired 平台上 700 多名软件工程师的调查回复，以了解开发人员的工作偏好。

复杂的电路设计通常使用自顶向下的设计方法，设计过程中的不同阶段需要不同的设计规格。比如架构设计阶段，需要模块框图或算法状态机（ASM）图表这方面的设计说明。一个框图或算法的实现与寄存器（reg）和连线（wire）息息相关。Verilog便具有将ASM图表和电路框图用计算机语言表达的能力，本文将讲述Vivado综合支持的Verilog硬件描述语言

以人工智能为代表的新一轮科技革命正以前所未有的速度和方式改变着世界， 而创新者、变革者是驱动这一风云变幻的根本力量。赛灵思灵活应变的自适应平台，致力于赋能创新者加速创新，共同塑造如火如荼的 AI 新时代

在zynqNet项目之中，程序到底如何分配DRAM上的地址作为global Memory。以及如何分配相应程序的内存。

随着需求的多样化，FPGA的功能也进一步的增强。其中，高速收发器从本来是只有高端FPGA才有的模块，已经变为相对普及的甚至必备的功能模块。而10G的线速率也从多年前的少数FPGA支持，变为目前的主流线速率

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。