Vivado 设计套件：围绕 IP 的设计流程
judy 在 周三, 11/02/2022 - 10:52 提交
Vivado® Design Suite 可提供围绕 IP 的设计流程，支持您将来自各种设计的 IP 模块添加到自己的设计中
All node
AMD Xilinx 技术日再约姑苏城
judy 在 周三, 11/02/2022 - 10:12 提交
会议分享内容包括 AMD Xilinx 的Versal™ ，RFSoC ，Zynq™ UltraScale+ ，Kria™ SOM 等新产品系列的介绍
AMD Xilinx MPSoC 加载bit文件方法大全
judy 在 周二, 11/01/2022 - 14:58 提交
对于FPGA设计，传统设计都是一个FPGA一个设计，产生一个Bit文件。这就是完整bit文件（full bit）
ChipScopy 高层次概述
judy 在 周二, 11/01/2022 - 14:37 提交
本视频简要介绍了全新 ChipScoPy API。
FPGA中逻辑资源和门的对应关系
judy 在 周二, 11/01/2022 - 10:42 提交
在平时工作中，经常会听到哪个FPGA或者某个芯片包含了几百万门，每次听到这种数字，很多FPGA工程师都会一愣一愣的
FPGA职业生涯五个层次简述
judy 在 周二, 11/01/2022 - 09:42 提交
FPGA职业生涯可以怎么划分？是很多刚入门的FPGA新手们很陌生的一个话题。
ChipScopy 安装概述
judy 在 周一, 10/31/2022 - 15:55 提交
本视频介绍了 ChipScoPy API 的安装过程，包括官方 python 安装、获取最新版本的 ChipScoPy API 以及在 Windows PC 上安装
扫盲：复位信号如何影响FPGA资源利用率
wyh102 在 周一, 10/31/2022 - 15:50 提交
在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作
在 FPGA 上快速构建 PID 算法
judy 在 周一, 10/31/2022 - 12:05 提交
作为一名工程师，在项目实施阶段多多少少会遇到需要使用控制理论的应用程序。
Xilinx FPGA资源解析与使用系列——Transceiver（二）环回模式
judy 在 周一, 10/31/2022 - 09:29 提交
Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式