Vivado中的Elaborate是做什么的？
judy 在 周一, 10/24/2022 - 09:34 提交
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过
All node
AMD悄然成为DPU大玩家
judy 在 周五, 10/21/2022 - 16:48 提交
去年这个时候，AMD 没有网络产品。但现在，他们拥有了三个，这要归功于两次独立的收购
Vivado从此开始（进阶篇）读书笔记——综合阶段相关知识点
judy 在 周五, 10/21/2022 - 16:33 提交
对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表
采用 Simulink 和 AMD 赛灵思的 Vivado Simulator 开展 FPGA/SoC 早期设计验证
judy 在 周五, 10/21/2022 - 09:54 提交
本研讨会将演示如何使用可编程逻辑和 AI 引擎阵列功能对设计开展早期功能验证。
基于Xilinx Zynq-7000系列的无线采集定位系统设计
judy 在 周五, 10/21/2022 - 09:37 提交
MYD-Y7Z010/20-V2开发板面向工业应用，基于FPGA+ARM架构开发
Zynq UltraScale+™ RFSoC DFE 数据表
judy 在 周四, 10/20/2022 - 17:23 提交
本文概述了Xilinx® Zynq® UltraScale+® RFSoC DFE的特点和产品选择。
全新 Alveo X3 系列加速电子交易策略
judy 在 周四, 10/20/2022 - 16:50 提交
Alveo X3 系列为多种多样的低时延交易应用同时提供了交钥匙部署和自定义实现路径。
Vivado 中ibert的使用
matt z 在 周四, 10/20/2022 - 16:42 提交
通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。