别乱用 FULL_CASE 和 PARALLEL_CASE
judy 在 周二, 07/05/2022 - 10:58 提交
case语句可以说是我们在FPGA开发中使用频率非常高的一条语句。同时，Verilog还提供了语句 casex 和 casez供我们使用。
All node
Xilinx时钟组件的原语
judy 在 周二, 07/05/2022 - 10:00 提交
xilinx提供了丰富的原语，可以将之看成FPGA开发可以使用的库函数，原语在FPGA中具有与之对应的硬件逻辑单元，但也注意，不同的FPGA的原语可能会有所不同
Vitis 2020.1 - PetaLinux rootfs 中 Vitis 2020.1 的软件包管理具有不正确的提要链接
judy 在 周二, 07/05/2022 - 09:17 提交
在(UG1393) Vitis ... “ PetaLinuxrootfs 中的软件包管理”下的应用程序加速开发中，它描述了 Vitis 2020.1 版本的新软件包管理功能。
【工程师分享】MPSoC QSPI Flash 升级办法
judy 在 周一, 07/04/2022 - 17:07 提交
在系统设计时，在PetaLinux工程里，为boot.bin预留多个启动分区。使用命令cat /proc/mtd或者ls /dev/mtd*，看得到多个分区。
Zynq UltraScale+ MPSoC 上的视频处理加速 TRD
judy 在 周一, 07/04/2022 - 11:07 提交
本演示视频主要演示运行在 Zynq UltraScale+ MPSoC 上的可编程逻辑的视频处理加速。
MIPI D-PHY LogiCORE IP 产品指南(v4.3)
judy 在 周一, 07/04/2022 - 11:01 提交
MIPI D-PHY IP 专为摄像头和显示接口的视频或像素数据的传输和接收而设计。
从底层结构开始学习FPGA----RAM IP核及其关键参数介绍
judy 在 周一, 07/04/2022 - 10:17 提交
我们今天要学习的正是由BRAM资源构成的RAM IP核----Block Memory Generator。
AMD Xilinx MIPI solution
judy 在 周五, 07/01/2022 - 15:53 提交
MIPI典型应用是在ISP领域，CMOS senor输出视频流，给FPGA PHY层，串并转换后给协议层处理。
关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题
judy 在 周五, 07/01/2022 - 11:15 提交
我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答
TCL脚本控制VIVADO-VIO调试核
judy 在 周五, 07/01/2022 - 09:36 提交
在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有些麻烦