开发者分享 | 10行代码轻松在ZYNQ MP上实现图像识别
judy 在 周四, 09/30/2021 - 11:19 提交
如今各种机器学习框架的普及使得个人搭建和训练一个机器学习模型越来越容易。然而现实中大量的机器学习模型训练完后需要在边缘端部署，那么我们看看借助Xilinx Vitis-AI工具，如何仅仅使用10行代码，就能在ZYNQ MP器件上部署深度学习模型实现图像分类。
All node
【工程师分享】保留VCU解码图像buffer和增加buffer个数的办法
judy 在 周四, 09/30/2021 - 09:55 提交
有些产品中，使用VCU解码图像后，还需要做一些特殊的处理。如果直接把地址传递给特殊处理模块，大多数情况运行正常，有时会发现数据错误。这个问题，是因为显示函数释放buffer造成的。解码前，解码器从buffer管理模块申请buffer。
Vivado ECO实例教程一 增加LUT（GUI操作)
judy 在 周四, 09/30/2021 - 09:38 提交
本篇文章我们以Vivado的wave_gen工程为例，来看下如何通过ECO来增加一个LUT，并对内部信号实现取反的功能。
挑战赛集训: 硬件平台解析与学术奖专项支持
judy 在 周四, 09/30/2021 - 09:24 提交
XILIINX开发者社区于09.22携手电巢直播平台进行了硬件平台+开发技巧+赛制详解的直播详解活动，为了便于更多的小伙伴学习，我们整理了本次直播的回放，帮助更多的的开发者和本次参赛者更好的理解赛灵思的AI技术路线，为您的参赛项目提供一些借鉴和参考。
Xilinx系列FPGA SelectIO简介连载一
judy 在 周三, 09/29/2021 - 14:07 提交
FPGA是电子器件中的万能芯片，Xilinx FPGA处于行业龙头地位更是非常灵活。FPGA管脚兼容性强，能跟绝大部分电子元器件直接对接。Xilinx SelectIO支持电平标准多，除MIPI C-PHY电平（三电平标准）外，IO能直接对接3.3V以及3.3V以下基本所有电平标准，初步统计支持72种不同电平标准。
升级5G，原来还可以这么做！
judy 在 周三, 09/29/2021 - 09:50 提交
长期以来，无线电接入网 (RAN) 市场主要由少数几家为网络运营商提供整体解决方案的供应商所服务。而向 5G 转型所带来的对更强网络性能的追求和底层软硬件复杂度的提升，为运营商门创造了机遇，使其能够考虑基于开放标准的 O-RAN 解决方案，摆脱单厂商解决方案的束缚。
如何为 Vivado 项目中的 IP 核生成结构仿真模型？
judy 在 周三, 09/29/2021 - 09:44 提交
当从 Vivado 项目中的 IP 目录生成 IP 核时，似乎只能生成默认的行为仿真模型，而无法生成结构仿真模型。如何才能转换成结构模型？
Dynamic Function eXchange
judy 在 周三, 09/29/2021 - 09:39 提交
了解 Xilinx 如何通过 Vivado ML 中的动态可重配置功能助力实现资源的高效利用。
借助 Kria SOM 实现嵌入式设计简化 (v1.0)
judy 在 周二, 09/28/2021 - 15:23 提交
赛灵思 Kria SOM 采用基于加速应用的独特方法，为基于软件的设计提供了全新范例，同时还能助力工业、视觉、医疗与科学市场的应用保持系统级灵活性和 FPGA 性能优势。
Vivado时序 - 什么是 TNS、WNS、THS 和 WHS?
judy 在 周二, 09/28/2021 - 15:00 提交
运行“report_timing” 或 “report_timing_summary” 命令后，我注意到 WNS、TNS、WHS 和 THS。什么是 WNS、TNS、WHS 和 THS?