Xilinx 系列FPGA Select IO简介连载二
judy 在 周二, 10/19/2021 - 15:42 提交
在SelectIO简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。
All node
管脚约束问题导致生成bit时报错 如何在不重新Implentation情况下生成bit？
judy 在 周二, 10/19/2021 - 10:57 提交
在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错。像上面这个图中，由于在约束中忘记指定mdc和mdio的电平，再经过了长时间的综合和实现后，最后的Generate Bitstream报错了。这种情况下，如何才能不重新Implementation的情况下生成bit呢？
如何 在 UltraScale+ 设计中使用 CPLLPD 引脚
judy 在 周二, 10/19/2021 - 09:57 提交
在 UltraScale+ 收发器中，CPLL 用于设计时，有一个校准块必须使用，才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚，因此不能用于其正常功能。
如何使用 Ultra96-V2 开发板进行开发
judy 在 周二, 10/19/2021 - 09:30 提交
学习如何在 Vitis 环境中使用 Ultra96-V2 开发板进行开发。
FPGA跨异步时钟ASYNC_REG和XPM_CDC处理
judy 在 周一, 10/18/2021 - 16:53 提交
FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个Slice中，比如下面的代码
5期课程免费看！Imagination资深工程师详细解读GPU核心技术
为了让更多开发者和从业者了解 GPU 及相关技术，与大家进行更好的技术探讨交流，Imagination 特别推出开发者系列在线课程。
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第一期：PowerVR 硬件架构
开源100 Gbps NIC Corundum环境搭建介绍（一）
judy 在 周一, 10/18/2021 - 10:52 提交
公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤，具体如下
如何从时序分析中排除跨时钟域路径？
judy 在 周一, 10/18/2021 - 10:06 提交
如果给 DCM/PLL/MMCM 的输入时钟施加 PERIOD 约束，约束会自动传递给输出时钟。这些时钟被视为相关时钟而跨时钟域路径由时序分析器进行分析，我该如何从时序分析中排除跨时钟域路径呢？
ZYNQ学习之路——PetaLinux开发环境搭建
judy 在 周一, 10/18/2021 - 09:53 提交
本文转载自：亦梦云烟的博客
简介
PetaLinux是一个嵌入式Linux系统开发工具，用于设计Xilinx基于FPGA的SOC片上系统。本节为第一节，旨在介绍如何使用PetaLinux工具。
软件环境: windows 10 64bit，VMware 12, ubuntu 16, Vivado2018.2
硬件环境: 米尔科技Zturn board
安装vmware后在其中安装ubuntu。
一、安装PetaLinux开发环境
安装PetaLinux要求：
在非root权限下安装
PetaLinux依赖很多标准开发工具和库，需要先安装下表中的依赖。
表1-1 Packages and Linux workstation Environments