2021 Vitis 开发者系列公开课开放报名
judy 在 周三, 07/07/2021 - 09:39 提交
8月3日-12日，赛灵思软件与 AI 专家团特举办四期系列线上公开课，深入探讨如何在调整部署平台架构，满足应用不断增长的挑战与其独特需求的同时，一如既往地使用 TensorFlow 和 Caffe 等高层次框架，采用 C、C++ 和 Python 等熟悉的编程语言进行开发。
All node
通过从 4G 到 5G NR 的前传网络完全集成实现下一代 Open RAN 解决方案
judy 在 周二, 07/06/2021 - 16:33 提交
了解 Xilinx 和 Cisco 如何利用 Keysight 的 Open RAN Studio 解决方案来验证具有 CPRI 接口的 [仿真] 传统无线电单元的运行和性能，以及 Xilinx 大规模 MIMO O-RU 参考设计，通过采用 Xilinx 技术的 Cisco 基站路由器共享基于以太网的通用 eCPRI 前传网络，最终将在传统 RU 和 O-RAN DU 之间执行前传网关功能。
Xilinx Spartan-7 FPGA 参考板
judy 在 周二, 07/06/2021 - 16:04 提交
瑞萨电子的 Xilinx FPGA 参考板是一个扩展电源，旨在为 Xilinx Artix-7、Spartan-7 和 Zynq-7000 系列提供各种 Xilinx 电源。插墙式 AC/DC 适配器或台式直流电源可通过板上的桶式插座给该板供电。
Teledyne e2v的宇航级DDR4的硬件设计指南
judy 在 周二, 07/06/2021 - 11:30 提交
本文将重点介绍 PolarFire FPGA 和 Teledyne e2v DDR4T04G72 之间点对点的连接的例子，以及多个 DDR4器件如何与一片 Xilinx KU060 FPGA 连接。
简化超高速数字系统中确定性延迟的设计
judy 在 周二, 07/06/2021 - 11:19 提交
实现确定性延迟是当今许多系统设计中讨论的主题。过去，人们一直在努力提高数据传输速度和带宽。如今的应用则越来越重视确定性——即要求数据包在精确的、可重复的时间点传送。本文将在设备的层面讨论确定性这一主题，以及如何设计超高速数据转换和信号处理系统以保证确定性延迟。
隔离设计流程 + 动态函数交换示例
judy 在 周一, 07/05/2021 - 11:52 提交
本文描述将隔离设计流程 (IDF) 和动态函数交换 (DFX) 组合到一个设计中。
Versal ACAP，Vivado 2021.1 - CIPS 3.0 变更日志和移植信息
judy 在 周一, 07/05/2021 - 10:03 提交
在 Vivado 2021.1 中，Control, Interfaces and Processing System (CIPS) IP 架构已重新设计。此次升级支持将来自其它 Versal 系列的器件集成到 CIPS IP 内。
Xilinx Versal ACAP 演示板
judy 在 周一, 07/05/2021 - 09:48 提交
VERSALDEMO1Z 是一个和 Xilinx 联合开发的电源参考板，它为 Xilinx Versal ACAP 平台提供完整的电源轨，ACAP 平台包括自适应引擎、人工智能引擎和标量引擎，以及外部的 DDR 存储器。这款参考板已经开放订购，它既可以作为成熟的整套参考设计，帮助客户抢占设计先机，也可以作为评估平台，快速方便地进行电源测试。
面向无线开发的 RFSoc DFE 自适应 SoC
judy 在 周一, 07/05/2021 - 09:32 提交
本该演示视频介绍了 Zynq® RFSoC DFE，这是一种适用于大规模 5G 部署的自适应无线电平台。
让视觉AI应用开发化繁为简：这样做，你也行！
judy 在 周五, 07/02/2021 - 15:20 提交
随着人工智能（AI）应用的高速发展，视觉AI成了各家技术公司逐鹿的主战场。基于机器学习，网络边缘的视觉AI设备可以根据AI推理，完成物体探测、人脸识别、图像分析等多种智能视觉任务，为用户带来全新的体验。