如何在批模式下运行 Vivado 仿真器？
judy 在 周三, 10/20/2021 - 10:07 提交
在 Windows 下，我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ，包含以下命令。当我运行批文件，执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器？
All node
借助ROS 2实现软件定义自适应机器人
judy 在 周三, 10/20/2021 - 09:54 提交
FPGA 能够自适应生成定制计算架构，以前所未有的灵活性、更短的设计周期、更低的开发成本，助力各类机器人应用。机器人是一种复合系统，它由感知周边环境的传感器、根据感知采取行动的致动器和负责处理数据的计算构成，从而对其应用做出连贯一致的响应。在很大程度上，机器人技术是一种系统集成的艺术，在软件和硬件方面皆是如此。
【FPGA培训课程系列】高层次综合开发工具Vitis HLS设计实现及优化
judy 在 周三, 10/20/2021 - 09:32 提交
为期2天的培训课程，介绍了基于Vitis HLS工具的综合策略、特性，如何最优化吞吐量、面积、延迟、接口创建、仿真代码编辑和编码注意事项；最终，还将通过基于图像处理的实际案例分享，给学员展示完整的Vitis HLS工程开发过程，以及如何进行有效的设计优化和调试。
Xilinx 系列FPGA Select IO简介连载二
judy 在 周二, 10/19/2021 - 15:42 提交
在SelectIO简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。
管脚约束问题导致生成bit时报错 如何在不重新Implentation情况下生成bit？
judy 在 周二, 10/19/2021 - 10:57 提交
在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错。像上面这个图中，由于在约束中忘记指定mdc和mdio的电平，再经过了长时间的综合和实现后，最后的Generate Bitstream报错了。这种情况下，如何才能不重新Implementation的情况下生成bit呢？
如何 在 UltraScale+ 设计中使用 CPLLPD 引脚
judy 在 周二, 10/19/2021 - 09:57 提交
在 UltraScale+ 收发器中，CPLL 用于设计时，有一个校准块必须使用，才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚，因此不能用于其正常功能。
如何使用 Ultra96-V2 开发板进行开发
judy 在 周二, 10/19/2021 - 09:30 提交
学习如何在 Vitis 环境中使用 Ultra96-V2 开发板进行开发。
FPGA跨异步时钟ASYNC_REG和XPM_CDC处理
judy 在 周一, 10/18/2021 - 16:53 提交
FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个Slice中，比如下面的代码
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