AXI-Lite 自定义IP
judy 在 周一, 10/19/2020 - 09:33 提交
通过嵌入式软核或者硬核通过AXI_Lite接口（Master）控制FPGA端引脚的GPIO。按照AXI互联机制我们知道，我们的自定义IP是通过AXI_Interconnect连接到Master端，整体的框图也比较简单，为了验证方便我们只按照红色线路径进行测试。
All node
RAM IP Core中 Write First Read First和No Change的区别
judy 在 周五, 10/16/2020 - 14:27 提交
当我们调用RAMO的IP时，无论是单端口还是双端口模式，都会有个选项，可能很多人都没注意过这个选项，记得毕业季去华为面试的时候，还问过我这个问题，当时也是没答上来。后来也发现很多面试官都喜欢问这个问题，今天我们就来讲一下。
【工程师分享】MPSoC交叉编译例子
judy 在 周五, 10/16/2020 - 11:00 提交
GCC编译代码时,缺省是在目录/usr/include查找头文件,在目录/usr/lib查找库文件。如果是交叉编译,就不能在主机的目录下查找头文件和库文件,因为它们包含的是主机的应用程序的文件。我们需要指定目标单板的头文件和库文件。对于这种需求，GCC使用选项sysroot来实现
Vivado 隔离验证器用户指南
judy 在 周五, 10/16/2020 - 09:55 提交
从 Vivado 2018.3 开始，Vivado 隔离验证器 (VIV) 将与 Vivado 版本集成，支持 UltraScale+ 器件（包括 Zynq UltraScale+）。本文档主要介绍如何在 FPGA/PL 设计中使用新的 Vivado 隔离验证器 (VIV) 来验证隔离。
盘点FPGA初学者做时序最易忽视的几个要点！
judy 在 周五, 10/16/2020 - 09:34 提交
本文将从代码风格，时序修正，工程设置等几个方面介绍本人的实践经验，希望让各位初学者快速提高，也希望FPGAer能给出宝贵建议。
UltraScale+ 器件 Integrated Block for PCI Express v1.3 产品指南（中文版）
judy 在 周四, 10/15/2020 - 15:09 提交
Integrated Block for PCIe® 核是高可靠性、高带宽、高可扩展性的串行互连构建块，适合与 UltraScale+™ 器件配合使用。该核可对 UltraScale+ 器件中提供的集成块进行例化。
Vivado Vitis 2020.1无法在Ubuntu部分版本上安装的解决办法
judy 在 周四, 10/15/2020 - 14:58 提交
Vivado Vitis 2020.1无法在Ubuntu部分版本上安装的解决办法
三课联播 绝对干货！
judy 在 周四, 10/15/2020 - 09:34 提交
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FPGA的IO到底是怎么命名的？
judy 在 周四, 10/15/2020 - 09:18 提交
今天想和大家一起聊聊FPGA的IO。先说说我当年入门的经历吧。国内的大学有FPGA开发条件的实验室并不太多，当年大学的那帮同学有的做ARM，有的做linux，很少有人做FPGA，当时学FPGA仅仅是由于非常渴望的好奇心。所以，在淘宝买了一块开发板，就开始了自己的FPGA之路。
Xilinx实验室为何为开源而重构 FINN？
judy 在 周三, 10/14/2020 - 10:59 提交
您听说过 FINN 吗？没有？这个答案并不令人惊讶，因为这是一个用于探索基于 FPGA 的深层神经网络推断的实验框架的全新再实现，而且它现在仍是赛灵思研究实验室 的测试版。然而， 虽然还是测试版，它已经发布了 v0.4b（测试版），并且自从在 GitHub 上开源以来，受到了广泛关注。