将 “智能” 引入边缘设备的理想设计平台竟是它！
demi 在 周四, 02/20/2020 - 10:44 提交
随着物联网的发展和互联设备的不断普及，开发有竞争力的物联网解决方案的最大难题之一就是：将 “智能” 引入边缘设备。
All node
Verilog中Wire 和 Reg 的区别
demi 在 周三, 02/19/2020 - 15:58 提交
wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。
同源时钟、同相位时钟、同时钟域时钟
demi 在 周三, 02/19/2020 - 14:46 提交
同相位时钟可以频率不同，但是时钟跳变沿是对齐的。如图所示，clk0为慢时钟，clk1为快时钟，clk0的时钟沿始终与clk1的时钟沿对齐，两个时钟相位相同。同源时钟，通常由一个PLL或者DLL产生，相位不需要相同，只要求相位固定。
硬件电路设计之“数字-模拟编码”
demi 在 周三, 02/19/2020 - 11:58 提交
本文主要介绍数字-模拟编码技术。数字 - 模拟编码技术主要有以下几种：
幅移键控编码(ASK，Amplitude shift keying)
频移键控编码(FSK，Frequency shift keying)
相移键控编码(PSK，Phase shift keying)
正交调幅编码(QAM，Quadrature Amplitude Modulation)
【下载】Alveo U200 和 U250 加速器卡 用户指南
demi 在 周三, 02/19/2020 - 10:06 提交
赛灵思 Alveo™ U200/U250 数据中心加速器卡属于围绕赛灵思 Virtex® UltraScale+™ 技术设计制造的外围部件互连高速 (PCIe®) Gen3 x16 兼容卡。这些卡可加速计算密集型应用，如机器学习、数据分析、视频处理等。
时钟树问题简介
demi 在 周二, 02/18/2020 - 13:34 提交
时钟树不仅可以做到高扇出，还可以做到让时钟信号到达各个触发器的时刻尽可能一致，也即保证时钟信号到达时钟域内不同触发器的时间差最小。这篇博文进一步说时钟树的问题，我们知道了时钟树的这么强大的功能，好处这么多，那么怎么使用时钟树，我什么时候使用到了时钟树呢？
Vivado之增量编译的实现
demi 在 周二, 02/18/2020 - 13:10 提交
增量编译对于电路设计之后的调试非常重要，每次也许只修改了一行代码，改了某个值，如果没有增量编译，就只能重新跑一边项目，对于小项目貌似没有太大影响，但是对于一个大项目，每次改一点内容就要重新进行一遍综合，实现，生成比特流，这个过程及其浪费时间，所以增量编译是很必要的。
【下载】Vitis AI库用户指南
demi 在 周二, 02/18/2020 - 13:02 提交
Vitis AI库是一组高级库和API，旨在通过深度学习处理器单元（DPU）进行有效的AI推理。 它基于具有统一API的Vitis AI Runtime构建，并且完全支持XRT 2019.2。
浮点数基础
demi 在 周二, 02/18/2020 - 12:18 提交
浮点数，是属于有理数中某特定子集的数的数字表示，在计算机中用以近似表示任意某个实数。具体的说，这个实数由一个整数或定点数（即尾数）乘以某个基数（计算机中通常是2）的整数次幂得到，这种表示方法类似于基数为10的科学计数法。
硬件接口协议之“数字-数字编码中的双极性码”
demi 在 周一, 02/17/2020 - 12:05 提交
本文主要介绍数字-数字编码中的双极性码。双极性码是使用两个以上的电平值进行编码，无线路信号代表一种信号逻辑状态，正电平和负电平交替代表另一种状态。