All node | FPGA 开发圈

创新湿地 | XDF产学研合作专属论坛

demi 在周四, 11/28/2019 - 09:51 提交

工业界和学术界之间紧密合作支撑了人才、创新，初创，尤其是企业中的新兴技术的输送。本论坛将重点研讨Xilinx在中国人才培养、研究支持、开源社区和创业孵化提供的支持。

关于verilog中的signed类型

demi 在周三, 11/27/2019 - 17:31 提交

在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。

Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍

demi 在周三, 11/27/2019 - 15:24 提交

上一篇博文介绍了GTX的发送端，这一篇将介绍GTX的RX接收端，GTX RX接收端的结构和TX发送端类似，数据流方向相反，不过和发送端也有一些区别.....

PCIE原理：PCIE的BAR0/1是如何配置的？

demi 在周三, 11/27/2019 - 14:56 提交

RC端通过配置TLP读写EP端PCIE的BAR0/1寄存器，确定EP端PCIE的存储空间。其中配置TLP需要用到总线号，设备号，以及功能号。

SGMII接口前导码小于7个字节55的情况

demi 在周三, 11/27/2019 - 10:37 提交

在使用Xilinx FPGA芯片中SGMII IP核进行千兆以太网调试时，经常会遇到以太网接口收到的前导码长度不足7个字节55的情况，但这种情况确实正常现象。这就要求在设计代码处理前导码时不能将55的个数作为判据，而是只要有55转换为D5，就应该认为前导码接收成功了。

如何提高FPGA的运行速度

demi 在周二, 11/26/2019 - 18:15 提交

对于设计者来说，当然希望我们设计的电路的工作频率尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。

基于FPGA的多级CIC滤波器实现四倍插值

demi 在周二, 11/26/2019 - 11:57 提交

在《基于FPGA的多级CIC滤波器实现四倍抽取一》和《基于FPGA的多级CIC滤波器实现四倍抽取二》中我们先来了解滑动平均滤波器、微分器、积分器以及梳状滤波器原理以及它们的幅频响应。此篇我们将用verilog实现基于FPGA的多级CIC滤波器实现四倍插值。

【下载】赛灵思 HDMI IP 核——HDMI 1.4/2.0 TX Subsystem

demi 在周二, 11/26/2019 - 11:49 提交

HDMI 1.4 / 2.0发送器子系统是一个分层IP，它捆绑了一组HDMI™IP子核心并将其输出为单个IP。它是一个现成的即用型HDMI 1.4 / 2.0发送器子系统，无需手动组装子核心即可创建可用的HDMI系统。

如何在 Vivado 2019.1 中将 VCU118 开发板的 HDMI 示例设计移植到 VCU128 开发板

demi 在周二, 11/26/2019 - 10:07 提交

许多视频 IP 核都附带有示例设计。这些设计用于 IP 演示，并提供示例以供您在自己的设计中使用 IP 核时作为参考。赛灵思 HDMI IP 核分为两种：源端 (Source) IP 核 (HDMI 1.4/2.0 TX Subsystem) 和 Sink IP 核 (HDMI 1.4/2.0 RX Subsystem)。