All node

FPGA设计之时序约束——常用指令与流程

demi 在 周一, 11/18/2019 - 15:50 提交

说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。

【下载】基于PS和PL的1G / 10G以太网解决方案

demi 在 周一, 11/18/2019 - 14:54 提交

本应用笔记重点介绍使用Zynq®UltraScale +™器件的基于以太网的设计。它描述了通过扩展的多路复用I / O（EMIO）和多路复用I / O（MIO）接口在处理系统（PS）中可用的千兆以太网控制器（GEM）的用法。它还描述了使用可编程逻辑（PL）中的高速收发器使用1000BASE-X，SGMII和10GBASE-R物理接口。

【视频】面向电源电子产品及电气驱动器的 SiC 三级逆变器及有限集 MPC

demi 在 周一, 11/18/2019 - 10:02 提交

通常，MPC 的代价是计算量增加，因为复杂的计算是在几微秒的时间间隔内完成的。 为确保实时性，本次网络研讨会将举例说明 Zynq SoC 或 MPSoC 是如何实现如此复杂的算法的。

FPGA静态时序分析简单解读

demi 在 周五, 11/15/2019 - 17:37 提交

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。

Verilog实现VGA通信的驱动

demi 在 周五, 11/15/2019 - 17:25 提交

VGA全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。分辨率高，显示速度快。

PCIe IP使用中的地址映射

demi 在 周五, 11/15/2019 - 10:34 提交

PCIe发起的对Endpoint的访问应在Endpoint申请的BAR空间内，Endpoint申请BAR空间时申明了地址空间的大小，而Root Complex则根据实际情况决定从某个地址开始分配一段地址空间给Endpoint。

深入剖析Python的列表和元组

demi 在 周五, 11/15/2019 - 09:30 提交

相信大家对于Python的列表和元组两种数据结构并不陌生了，如果我问大家这两种数据结构有什么区别呢？列表和元组都是数组，列表是动态的数组可以修改，元组是静态的数组不可修改。除此之外，大家还能想到其他的区别吗？接下来就让我来详细给大家介绍一下吧。

ZYNQ学习之PL和PS接口

demi 在 周四, 11/14/2019 - 15:48 提交

PL和PS的接口类型总共有两种——功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口；配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。

FPGA时序分析的几个重要参数（Tpd Tsu Thold Tco）

demi 在 周四, 11/14/2019 - 15:18 提交

传播延时，即I/O管脚输入到非寄存器输出延时。信号从任何一个I/O脚输入，通过一个宏单元内的组合逻辑后，从另一个管脚输出，所需要的时间。范围：5～12ns。

PCIe基础知识

demi 在 周四, 11/14/2019 - 14:44 提交

随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。