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几种触发器的Verliog语言描述

demi 在 周一, 10/21/2019 - 16:03 提交

几种触发器的Verliog语言描述：D触发器；RS触发器；JK触发器；T 触发器。

Vivado下IBERT使用指南

demi 在 周一, 10/21/2019 - 14:03 提交

选择IP，选择FPGA版本，protocol数量 （所有通道用一个速率的话一般只选择1个 protocol），速率，参考时钟频率，通道数量和Quad PLL（大于6G的速率时必须选择）

擦除已经固化在FPGA中的程序

demi 在 周一, 10/21/2019 - 10:42 提交

在使用Vivado 的SDK进行在线调试时，需要将FPGA的bit文件烧写到FPGA中，但是在使用SDK烧写程序之前必须将已经固化在FPGA的程序给擦除掉。下面就是擦除的方法。

SPI总线verilog hdl实现

demi 在 周五, 10/18/2019 - 15:51 提交

SPI总线传输只需要4根线就能完成——SCK(Serial Clock)：SCK是串行时钟线，作用是Master向Slave传输时钟信号，控制数据交换的时机和速率；MOSI(Master Out Slave in)：在SPI Master上也被称为Tx-channel，作用是SPI主机给SPI从机发送数据......

【下载】UltraFast 设计方法时序收敛快捷参考指南

demi 在 周五, 10/18/2019 - 15:43 提交

根据《UltraFAST 设计方法指南（适用于 Vivado Design Suite）》中的建议，本快捷参考指南提供了以下简化的分步骤快速收敛时序流程：初始设计检查；时序基线；时序违规解决。

xilinx 7系列FPGA配置篇简介

demi 在 周五, 10/18/2019 - 13:48 提交

今天咱们聊聊xilinx7系列FPGA配置的相关内容。总所周知FPGA上电后，其工作的逻辑代码需要从外部写入FPGA，FPGA掉电后其逻辑代码就丢失，因此FPGA可以被无限次的配置不同的逻辑代码，但FPGA需要配备外部的非易失存储器来存储其逻辑代码或者通过单片机、DSP或者其它控制器来实现FPGA上电后的逻辑代码载入。

Python进阶：迭代器与迭代器切片

demi 在 周五, 10/18/2019 - 11:58 提交

迭代器是 Python 中独特的一种高级特性，而切片也是一种高级特性，两者相结合，会产生什么样的结果呢？

【视频】Xilinx Alveo 如何解决极具挑战性的数据中心工作负载？

demi 在 周五, 10/18/2019 - 10:30 提交

现代数据中心正在迅速发展。部署强大灵活的基础架构的需求从未如此强烈。了解 Xilinx Alveo 如何解决极具挑战性的数据中心工作负载。

zcu102（10）Standalone读写SD卡文件

demi 在 周四, 10/17/2019 - 14:25 提交

建立zcu102的Vivado工程，新建Block Design，并且添加zynq模块；运行Run Block Automation，双击打开zynq模块配置查看SD接口配置。

【视频】AWS 在 XDF 2019 上展示了如何利用云资源来构建智能并将其分发到边缘

demi 在 周四, 10/17/2019 - 13:22 提交

在 XDF 2019 上，AWS 展示了他们如何利用云资源来构建智能并使用 Zynq Ultrascale + 处理器和 Ultra96 板将其分发到边缘以构建混合关键性系统。