【视频】Ethernity 云网络和安全加速
judy 在 周四, 03/21/2019 - 15:59 提交
Ethernity 是面向电信服务提供商的网络 SoC、smartNIC 和设备的领先提供商，它使用 Xilinx FPGA 加速多种网络和数据包处理功能。该公司获得专利的基于 FPGA 的软件使其能够提供大容量的生产解决方案，连接接入和宽带网络中的 1 亿多用户。
All node
基于FPGA的图像自适应加权均值滤波设计
judy 在 周四, 03/21/2019 - 15:45 提交
针对CMOS图像传感器采集图像过程中的噪声预处理问题，提出一种在FPGA中实现的可配置的自适应加权均值滤波模块设计方案。该模块通过检测滤波窗口内不同方向的方差来确定纹理方向，从而自动生成相应的加权系数，可以对宽度不超过4 094像素的图像进行流水线式的加权均值滤波处理，达到去噪保边的目的
Vivado 2017调用Modelsim仿真
judy 在 周四, 03/21/2019 - 14:25 提交
Vivado是Xilinx公司的FPGA开发工具，熟悉Xilinx的工程师应该对ISE比较不陌生，但是随着时代的发展，FPGA芯片进步很快，Xilinx也已经宣布不再对ISE进行更新，这就意味着Vivado将在以后的发展中逐渐取代ISE，所以掌握好Vivavo的使用，是一个FPGA工程师必备的技能。今天的文章主要是讲解怎么调用Modelsim进行仿真
【赛灵思技术日演讲PPT下载】：赛灵思助力实现前所未有的流媒体和娱乐终端体验
judy 在 周四, 03/21/2019 - 10:34 提交
Xilinx 消费电子市场营销总监豊 毅 (Bob Feng)分享《赛灵思助力实现前所未有的流媒体和娱乐终端体验》
ZynqNet解析（七）实现于BRAM上的Cache
judy 在 周四, 03/21/2019 - 09:42 提交
背景：我们需要仿照ZynqNet的模式构造卷积的IPcore用于FPGA的优化。
目的：搞懂zynqNet的cache的实现。
【赛灵思技术日演讲PPT下载】：工业物联网 - 端云共舞决胜工业 4.0
judy 在 周三, 03/20/2019 - 15:07 提交
Xilinx 工业与医疗市场营销经理翁羽翔分享《工业物联网 - 端云共舞决胜工业 4.0》
【师资培训●西安站】2019 Xilinx FPGA师资周末集训营与您相约西安
judy 在 周三, 03/20/2019 - 11:30 提交
为了满足老师们学习新技术的需求，依元素科技将于2019年3月30-31日在西安开展每月一次的FPGA师资周末集训营，本集训营完全免费，没有费用的压力，让您可以每期都参加直到您熟悉为止。
MPSoC EV H.265编解码性能
judy 在 周三, 03/20/2019 - 10:41 提交
MPSoC EV 系列支持H.265编解码。在规格中，1080p编解码都可以达到8路1080p30，总体相当于1080p240。使用2018.3 VCU TRD 实际测试，性能更好。按如下测试，编码每路的帧率达到达到45，总体相当于1080p350；解码总体相当于1080p390。编码时，每路的CPU负载在15%左右
利用Xilinx HLS将C++代码快速部署于FPGA（Cordic算法）
judy 在 周三, 03/20/2019 - 10:05 提交
据观察，HLS的发展呈现愈演愈烈的趋势，随着Xilinx Vivado HLS的推出，HLS可以在一定程度上降低FPGA的入门门槛（不用编写RTL代码），也可以在某些场合加速设计与验证（例如在FPGA上实现OpenCV函数），但个人还是喜欢直接从RTL入手，这样可以更好的把握硬件结构
FPGA实践教程（八）PS与PL共享DDR
judy 在 周三, 03/20/2019 - 09:12 提交
很多时候需要PS与PL共享DDR作为global memory，例如卷积之中，PS将weight in与feature写入DDR，然后PL调用DDR进行运算，再将结果写入DDR进行下一次迭代。