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Xilinx 7系列FPGA Multiboot介绍

judy 在周三, 02/20/2019 - 13:52 提交

在远程更新的时候，有时候需要双镜像来保护设计的稳定性。在进行更新设计的时候，只更新一个镜像，另一个镜像在部署之前就测试过没问题并不再更新。当更新出错时，通过不被更新的镜像进行一些操作，可以将更新失败的数据重新写入Flash。这样即使更新出错，也能保证设计至少可以被远程恢复。本文对Xilinx 7系列的Multiboot做一些简单介绍。

【秘籍】Python高效编程技巧

judy 在周三, 02/20/2019 - 10:26 提交

初识Python语言，觉得python满足了我上学时候对编程语言的所有要求。python语言的高效编程技巧让我们这些大学曾经苦逼学了四年c或者c++的人，兴奋的不行不行的，终于解脱了。高级语言，如果做不到这样，还扯啥高级呢？

verilog中SRL16E的使用方法与接口说明

joycha 在周三, 02/20/2019 - 09:26 提交

FPGA开发过程中是免不了要用到移位寄存器的，传统的移位寄存器是通过寄存器（或者叫触发器）实现的，占用的是FPGA内部的逻辑资源，当要移位的次数过多时，自然会耗费更多资源。但是如果用LUT（look up table）查找表实现的话就很轻松了

【XDF资料下载】FPGA 在 iFLYTEK 中的研究与应用

judy 在周二, 02/19/2019 - 17:45 提交

科大讯飞高级架构师江宏武分享FPGA 在 iFLYTEK 中的研究与应用

System Generator从入门到放弃(九)-利用Vivado HLS block实现Vivado HLS调用C/C++代码

judy 在周二, 02/19/2019 - 17:33 提交

ug948中提供的官方例程为图像的中值滤波，该设计将一副256*256大小的RGB图像，添加噪声后提取出其中的Y通道，使用C++语言完成中值滤波。该设计将在Simulink环境下进行仿真。本次设计的流程是利用Vivado HLS建立C/C++代码，Export RTL–>System Generator–>Vivado。

Vivado使用技巧（25）：Block Synthesis技术

judy 在周二, 02/19/2019 - 16:54 提交

本文将介绍Vivado提供的块级综合流程（Block Synthesis Flow），允许设计者将某些全局设置和策略应用于特定的层次结构中，且可以与设计中的其它模块不同。

ZynqNet解析（四）FPGA端程序解析

judy 在周一, 02/18/2019 - 14:50 提交

背景：ZynqNet能在xilinx的FPGA上实现deep compression的网络，FPGA端程序运用传入每层数据运算后存在DRAM上。

目的：读懂ZynqNet的FPGA端的代码。

FPGA端代码经过HLS高层次综合为硬件语言实现在FPGA上。为fpga_top.cpp与fpga_top.hpp

程序包括：
fpga_top
gpool_cache
image_cache
weights_cache
output_cache
processing_element
memory_controller
（数据定义中fpga_top.hpp需要包含了network.hpp与netconfig.hpp）