judy的博客

本文以JTAG to AXI Master调试AXI BRAM 控制器举例说明 JTAG 到 AXI Master 的使用方法。

如何获取Xilinx FPGA的Device DNA呢，下面我从JTAG和调用源语两个方法说明，并开放核心代码供大家参考。

本文主要介绍时钟及I/O规划的各个阶段及流程要点。

采用任意精度数据类型，可以在获得相同精度的运算条件下，运算速度更快且使用更少的资源。

本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。

本文我们通过一个具体的实例，演示HLS设计流程。

传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证

FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下

Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言，最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。

本文使用zynq7045实现SRIO枚举功能，PL端有SRIO IP，只需要将AXI维护端口挂到AXI-GP接口上，PS软件就可以通过AXI总线访问SRIO IP实现枚举自动分配ID功能。