博客 | FPGA 开发圈

VCS编译Xilinx仿真库

VCS+Verdi的组合是EDA仿真中必备神器，以前只会用Vivado自带的仿真器或者Modelsim来进行仿真

2023-03-31 | VCS编译, 仿真库, 每日头条

Xilinx FFT IP使用总结

本文将Xilinx FFT IP核的使用方法及注意事项总结如下

2023-03-31 | IP核

FPGA的SerDes接口

本篇小文试着从一个SerDes用户的角度来理解SerDes是怎么设计的

2023-03-28 | FPGA, SerDes

Vivado IP核Global 和 out of context per IP两种综合方式区别

在用vivado 生成IP核时，有两种综合方式：Global和out of context per IP。

2023-03-28 | IP核, Vivado

Xilinx FPGA独立的下载和调试工具LabTools下载、安装、使用教程

Xilinx LabTools工具是Xilinx FPGA单独的编程和调试工具，是从ISE或Vivado中独立出来的实验室工具

2023-03-28 | LabTools

关于 xilinx sdk软核elf文件与xilinx vivado bit文件合并的方法

在版本的Vivado 配套的软件工具是 SDK ，当vivado中使用软核时候，需要将软核生成的elf文件

2023-03-27 | SDK, Vivado

MicroBlaze：Xilinx官方软核学习与一些实验测试

MicroBlaze 软核嵌入式处理器是高度可定制的 IP 核，支持 70 多个配置选项

2023-03-24 | MicroBlaze

一文看懂I2C和SPI通信协议

在本文中，我们讨论一下I2C和SPI之间的区别

2023-03-24 | I2C, SPI

Vivado SDK生成、使用静态库

在Xilinx/Vivado环境下，针对Non-OS环境，可以使用静态库；针对Linux环境，可以使用静态库和动态库

2023-03-23 | Vivado, SDK

ZYNQ - 无DDR固化程序（代码运行在OCM上）

本文将无DDR固化的情况进一步进行介绍，讲解如何修改FSBL实现ZYNQ的程序固化

2023-03-22 | Zynq

Verilog如何编写一个基础的Testbench

本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。

2023-03-21 | Verilog, Testbench

Vivado中如何生成、例化和仿真DCP文件

在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context

2023-03-21 | Vivado, DCP

Vitis HLS 2022.1新特性： performance pragma

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环

2023-03-20 | Vitis-HLS

FPGA与数字IC求职知识准备：数字电路知识总结

本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备

2023-03-20 | FPGA, 数字电路, 数字IC

FPGA工程师面试——时序约束

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种

2023-03-20 | FPGA工程师, 时序约束

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。