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DSP48E1详解（4）——内嵌函数

7系列器件的嵌入式功能包括25×18乘法器、加法器/减法器/逻辑单元和模式检测器逻辑。

2020-12-18 | 内嵌函数, DSP48E1

【Vivado那些事】Vivado下头文件使用注意事项

并不局限于Vivado一种EDA。头文件主要使用“文件包括”处理，所谓"文件包含"处理是一个源文件可以将另外一个源文件的全部内容包含进来，即将另外的文件包含到本文件之中。Verilog语言提供了`include命令用来实现"文件包含"的操作。

2020-12-17 | Vivado

DSP48E1详解（3）：DSP48E1属性

A、B、C、CARRYIN、CARRYINSEL、OPMODE、BCIN、PCIN、ACIN、ALUMODE、CARRYCASCIN、MULTSIGNIN以及相应的时钟启用输入和复位输入都是保留端口。D和INMODE端口对于DSP48E1片是唯一的。本节详细描述DSP48E1片的输入端口

2020-12-15 | DSP48E1

Vivado：查看各模块资源占用情况方法

在vivado中 ,如何查看各个模块的资源占用情况呢？方法如下：

2020-12-14 | Vivado

PetaLinux 2020.1 ubuntu 安装

安装好vitis后，继续安装petalinux，本人纯纯新手，记录过程就好。Xilinx官网下载petalinux2020.1，还有sstate aarch64 downloads，前者是ZCU102，后者是mirror用，还有官网的bsp也是2020.1

2020-12-11 | Petalinux, Ubuntu

DSP48E1详解（2）：简化DSP48E1片操作

DSP48E1片的数学部分由一个25位的预加器、2个25位、18位的补法器和3个48位的数据路径多路复用器(具有输出X、Y和Z)组成，然后是一个3输入加法器/减法器或2输入逻辑单元(参见图2-5)。使用2输入逻辑单元时，不能使用乘法器。

2020-12-04 | DSP48E1

利用AXI-DMA批量发送数据到DMA

DMA中断实例化函数，将要配置的DMA信息先lookupConfig再进行CfgInitialize，DMA采用块模式（Block mode），如果是Sg模式，则配置失败。定时器初始化函数，传入参数有定时器结构、加载值，设备ID。

2020-12-03 | AXI-DMA, DMA

ZYNQ PS端IIC接口使用笔记

ZYNQ7000系列FPGA的PS自带两个IIC接口，接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO（BANK12、BANK13、BANK34、BANK35）；SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用，对IIC和外设设备分别创建了相应的文件方便用户开发。

2020-12-03 | Zynq, Zynq-7000

DSP48E1详解（1）：7系列FPGA DSP48E1片的特点

在DSP48E1列中，级联各个DSP48E1片可以支持更高级的DSP功能。两个数据路径(ACOUT和BCOUT)和DSP48E1片输出(PCOUT、MULTSIGNOUT和CARRYCASCOUT)提供级联功能。级联数据路径的能力在过滤器设计中很有用。

2020-12-02 | DSP48E1

Vitis初探—1.将设计从SDSoC/Vivado HLS迁移到Vitis上

本文介绍如何一步一步将设计从SDSoC/Vivado HLS迁移到Vitis平台。

2020-12-02 | Vitis, SDSoC, Vivado-HLS

【Vivado那些事】Vivado下怎么查看各子模块的资源占用？

完成Implementation后，在Vivado IDE左侧的Flow Navigator点击Open Implemented Design，然后点击report_utilization。

2020-12-01 | Vivado

URAM和BRAM有什么区别

无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。

2020-11-30 | URAM, BRAM

Xilinx 7系列FPGA简介--选型参考

Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。

2020-11-30 | 7系列FPGA

Xilinx源语-------FDRE

FDRE代表一个单D型触发器，含的有五个信号分别为：数据（data,D）、时钟使能（Clock enable,CE）、时钟（Clock）、同步复位（synchronous reset，R）、数据输出（dataout,Q）。当输入的同步复位信号为高时，否决（override）所有输入，并在时钟的上升沿将输出Q为低信号。

2020-11-27 | FDRE