博客 | FPGA 开发圈

Xilinx异步FIFO的大坑

FIFO是FPGA处理跨时钟和数据缓存的必要IP，可以这么说，只要是任意一个成熟的FPGA涉及，一定会涉及到FIFO。但是我在使用异步FIFO的时候，碰见几个大坑，这里总结如下，避免后来者入坑。

2020-12-24 | 异步FIFO

Vivado 开发教程(二) 使用IP集成器

本文介绍如何在 vivado 开发教程(一) 创建新工程的基础上, 使用IP集成器, 创建块设计。

2020-12-24 | Vivado, IP集成器

想学习FPGA图像处理，这些原理和方法一定要知道！

图像在采集和传输的过程中，通常会产生噪声，使图像质量降低，影响后续处理。因此须对图像进行一些图像滤波、图像增强等预处理。为改善图像质量，去除噪声通常会对图像进行滤波处理，这样既能去除噪声，又能保持图像细节。

2020-12-23 | FPGA图像处理

Vivado 开发教程(一) 创建新硬件工程

本文主要介绍如何使用Vivado 开发套件创建硬件工程。

2020-12-21 | Vivado, 开发教程

DSP48E1详解（4）——内嵌函数

7系列器件的嵌入式功能包括25×18乘法器、加法器/减法器/逻辑单元和模式检测器逻辑。

2020-12-18 | 内嵌函数, DSP48E1

【Vivado那些事】Vivado下头文件使用注意事项

并不局限于Vivado一种EDA。头文件主要使用“文件包括”处理，所谓"文件包含"处理是一个源文件可以将另外一个源文件的全部内容包含进来，即将另外的文件包含到本文件之中。Verilog语言提供了`include命令用来实现"文件包含"的操作。

2020-12-17 | Vivado

DSP48E1详解（3）：DSP48E1属性

A、B、C、CARRYIN、CARRYINSEL、OPMODE、BCIN、PCIN、ACIN、ALUMODE、CARRYCASCIN、MULTSIGNIN以及相应的时钟启用输入和复位输入都是保留端口。D和INMODE端口对于DSP48E1片是唯一的。本节详细描述DSP48E1片的输入端口

2020-12-15 | DSP48E1

Vivado：查看各模块资源占用情况方法

在vivado中 ,如何查看各个模块的资源占用情况呢？方法如下：

2020-12-14 | Vivado

PetaLinux 2020.1 ubuntu 安装

安装好vitis后，继续安装petalinux，本人纯纯新手，记录过程就好。Xilinx官网下载petalinux2020.1，还有sstate aarch64 downloads，前者是ZCU102，后者是mirror用，还有官网的bsp也是2020.1

2020-12-11 | Petalinux, Ubuntu

DSP48E1详解（2）：简化DSP48E1片操作

DSP48E1片的数学部分由一个25位的预加器、2个25位、18位的补法器和3个48位的数据路径多路复用器(具有输出X、Y和Z)组成，然后是一个3输入加法器/减法器或2输入逻辑单元(参见图2-5)。使用2输入逻辑单元时，不能使用乘法器。

2020-12-04 | DSP48E1

利用AXI-DMA批量发送数据到DMA

DMA中断实例化函数，将要配置的DMA信息先lookupConfig再进行CfgInitialize，DMA采用块模式（Block mode），如果是Sg模式，则配置失败。定时器初始化函数，传入参数有定时器结构、加载值，设备ID。

2020-12-03 | AXI-DMA, DMA

ZYNQ PS端IIC接口使用笔记

ZYNQ7000系列FPGA的PS自带两个IIC接口，接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO（BANK12、BANK13、BANK34、BANK35）；SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用，对IIC和外设设备分别创建了相应的文件方便用户开发。

2020-12-03 | Zynq, Zynq-7000