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FPGA I/O之差分信号
区别于传统的一根信号线一根地线的做法，差分传输在两根线上都传输信号，这两个信号的振幅相同，相位相反，在这两根线上的传输的信号就是差分信号。信号接收端通过比较这两个电压的差值来判断发送端发送的逻辑状态。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。
2020-11-09 |
差分信号
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7系列FPGA
AXI-Stream代码详解
AXI4-Stream跟AXI4的区别在于AXI4-Stream没有ADDR接口，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时，允许无限制的数据突发传输规模。AXI4-Stream的核心思想在于流式处理数据。
2020-11-09 |
AXI-Stream
让ARM穿上FPGA的马甲，会演一出什么好戏？
随着赛灵思公司推出28nm Zynq-7000 All Programmable SoC以后，FPGA在工业应用大有加速之势，赛灵思工业级客户增长非常迅猛，其数量远超通信客户。赛灵思Zynq器件在智能化工业自动化领域大显身手，它将给工业应用带来哪些深刻变革？
2020-11-06 |
ARM
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FPGA 应用
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Zynq-7000
ZCU102 Ubuntu Vitis安装记录
Ubuntu 版本18.04，官网有下载，我没用虚拟机，直接留出硬盘空间安装，空间要留够，建议200，300G的吧。安装选标准安装就行了，最小和升级安装我感觉都不大好。 安装成功后，进安装升级，设置系统不升级，保留18.04，其他的全部升级。
2020-11-03 |
ZCU102
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Vitis
Xilinx FPGA 芯片选型
首先不管选择什么厂家的产品，都建议在其主流产品中选择合适的芯片。目前 Xilinx 主流的也是常用的几个 FPGA 产品系列，这里不谈传说中的后两个系列。
2020-11-02 |
芯片选型
SDAccel 和 Vitis 对Rtl 的Kernel的要求
本节文章参考的代买为xilinx github上vitis 的事例工程，主要是讲解如何写用户自己的rtl kernel
2020-10-30 |
Vitis
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SDAccel
观察 AXI4-Lite 总线信号
在《AXI-Lite 自定义IP》章节基础上，添加ila\vio等调试ip，完成后的BD如下图：加载到SDK，并且在Vivado中连接到开发板。 Trigger Setup，点击“+”，选择 AXI_WVALID，双击添加。设置 Radix 为 B，触发条件 Value 为 1。
2020-10-27 |
AXI4-Lite
在JTAG下载器连接时FPGA不加载flash里的程序
最近群里有很多人遇到上述的情况，一直觉得不可思议，以前没有遇到这种情况，如果是很常见的情况，那官网一定有人反馈，如果是极特别的情况，那么也就只能按照BUG处理了。很幸运，官网有很多人反馈类似的问题，先把问题和解决方式放出来：
2020-10-22 |
JTAG下载器
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FPGA 应用
【科普文】理解FPGA的基础知识——逻辑电路
FPGA (Field Programmable Gate Aray,现场可编程门阵列)是一种可通过重新编程来实现用户所需逻辑电路的半导体器件。为了便于大家理解FPGA的设计和结构，我们先来简要介绍一些逻辑电路的基础知识。
2020-10-20 |
FPGA 应用
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逻辑电路
ZYNQ UltraScale+ MPSoC USB2.0接口裸机驱动（Mass Storage）
ZYNQ UltraScale+ MPSoC支持支持USB3.0，其功能通过PS侧GTR接口实现。实际设计中，有时希望仅支持USB2.0即可。这里，概要描述仅需要USB2.0场景下的软硬件设计及调试过程。我们在实际设计中，采用了与ZCU102相同的USB PHY芯片（Microchip/USB3320）
2020-10-19 |
Zynq UltraScale+
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MPSoC
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USB2.0
AXI-Lite 自定义IP
通过嵌入式软核或者硬核通过AXI_Lite接口（Master）控制FPGA端引脚的GPIO。按照AXI互联机制我们知道，我们的自定义IP是通过AXI_Interconnect连接到Master端，整体的框图也比较简单，为了验证方便我们只按照红色线路径进行测试。
2020-10-19 |
AXI-Lite
,
IP
RAM IP Core中 Write First Read First和No Change的区别
当我们调用RAMO的IP时，无论是单端口还是双端口模式，都会有个选项，可能很多人都没注意过这个选项，记得毕业季去华为面试的时候，还问过我这个问题，当时也是没答上来。后来也发现很多面试官都喜欢问这个问题，今天我们就来讲一下。
2020-10-16 |
盘点FPGA初学者做时序最易忽视的几个要点！
本文将从代码风格，时序修正，工程设置等几个方面介绍本人的实践经验，希望让各位初学者快速提高，也希望FPGAer能给出宝贵建议。
2020-10-16 |
时序
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FPGA
FPGA的IO到底是怎么命名的？
今天想和大家一起聊聊FPGA的IO。先说说我当年入门的经历吧。国内的大学有FPGA开发条件的实验室并不太多，当年大学的那帮同学有的做ARM，有的做linux，很少有人做FPGA，当时学FPGA仅仅是由于非常渴望的好奇心。所以，在淘宝买了一块开发板，就开始了自己的FPGA之路。
2020-10-15 |
FPGA 应用
AXI_lite代码简解-AXI-Lite 源码分析
对于使用AXI总线，最开始肯定要了解顶层接口定义，这样才能针对顶层接口进行调用和例化，打开axi_lite_v1_0.v文件，第一段就是顶层的接口定义：
2020-10-12 |
AXI-Lite
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