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DSP48E1详解（1）：7系列FPGA DSP48E1片的特点
在DSP48E1列中，级联各个DSP48E1片可以支持更高级的DSP功能。两个数据路径(ACOUT和BCOUT)和DSP48E1片输出(PCOUT、MULTSIGNOUT和CARRYCASCOUT)提供级联功能。级联数据路径的能力在过滤器设计中很有用。
2020-12-02 |
DSP48E1
Vitis初探—1.将设计从SDSoC/Vivado HLS迁移到Vitis上
本文介绍如何一步一步将设计从SDSoC/Vivado HLS迁移到Vitis平台。
2020-12-02 |
Vitis
,
SDSoC
,
Vivado-HLS
【Vivado那些事】Vivado下怎么查看各子模块的资源占用？
完成Implementation后，在Vivado IDE左侧的Flow Navigator点击Open Implemented Design，然后点击report_utilization。
2020-12-01 |
Vivado
URAM和BRAM有什么区别
无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。
2020-11-30 |
URAM
,
BRAM
Xilinx 7系列FPGA简介--选型参考
Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。
2020-11-30 |
7系列FPGA
Xilinx源语-------FDRE
FDRE代表一个单D型触发器，含的有五个信号分别为： 数据（data,D）、时钟使能（Clock enable,CE）、时钟（Clock）、同步复位（synchronous reset，R）、数据输出（dataout,Q）。当输入的同步复位信号为高时，否决（override）所有输入，并在时钟的上升沿将输出Q为低信号。
2020-11-27 |
FDRE
Vivado中xilinx_courdic IP核(求exp指数函数)使用
由于Verilog/Vhdl没有计算exp指数函数的库函数，所以在开发过程中可利用cordic IP核做exp函数即e^x值；但前提要保证输入范围在（-pi/4—pi/4）。在cordic核中e^x = sinh + cosh所以在配置cordic时点选sinh and cosh即可 如下图
2020-11-27 |
Vivado
,
函数
AXI DMA测试-AXI总线最后一章
增加一个AXIDMA章节，这部分内容是很多例程的基础，难度不大但是也不小，需要彻底理解整个运行机制。
2020-11-26 |
AXI-DMA
,
AXI总线
Vivado中xilinx_BRAM IP核使用
Vivado2017.2 中BRAM版本为 Block Memory Generator Specific Features 8.3。BRAM IP核包括有5种类型：Single-port RAM 单端口RAM，Simple Dual-port RAM 简单双端口RAM（A写数据B读数据）
2020-11-24 |
Vivado
,
IP核
【Vivado那些事】如何查找官网例程及如何使用官网例程
有的时候需要查找一些官网的例程进行学习和参考，但是总感觉无从下手，今天就教大家怎么利用官网和Vivado的Documention进行相关的操作。
2020-11-23 |
Vivado
,
例程
Vitis软件平台、vitis实例、裸机SOC（SDK）程序移植
赛灵思公司（Xilinx）推出Vitis——这是一款统一软件平台，可以让包括软件工程师和AI科学家在内的广大开发者都能受益于硬件灵活应变的优势。历经5年、投入总计1000人打造而成，Vitis统一软件平台无需用户深入掌握硬件专业知识，即可根据软件或算法代码自动适配和使用赛灵思硬件架构。
2020-11-20 |
Vitis
,
SDK
,
程序移植
Vitis使用教程
在学习ZYNQ嵌入式开发的过程中，正点原子的教程是采用SDK，而我下载的vivado2020.1已经变成了vitis，所以写一这篇博客，方便后续查阅。
2020-11-17 |
Vitis
ZYNQ-7000系列MIO/EMIO/AXI_GPIO接口
ZYNQ-7000系列MIO/EMIO/AXI_GPIO接口
2020-11-12 |
Zynq-7000
第一个Xilinx Vitis IDE入门helloworld程序
第一个Xilinx Vitis IDE入门helloworld程序
2020-11-10 |
Vitis
Vitis AI1.1 系列教程1——软件安装
本博文介绍Vitis AI1.1 系列软件安装教程。
2020-11-10 |
Vitis-AI
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