下载中心 | FPGA 开发圈

Vitis 高级综合用户指南 (v2021.2)

本文描述如何使用 Vitis™ 高级综合工具。

2021-11-19 | UG1399, 高级综合, 用户指南, Vitis 2021.2

Versal ACAP AI 引擎编程环境用户指南 (v2021.2)

本文描述 AI引擎的编程环境。

2021-11-18 | UG1076, Versal ACAP, AI, 用户指南

AI 引擎内核编码最佳实践指南 (v2021.2)

本文描述 AI 引擎内核编码的复杂性。

2021-11-15 | UG1079

Zynq UltraScale+ MPSoC：软件开发者指南 (v2021.2)

本指南总结了使用 Xilinx® Zynq® UltraScale+™ MPSoC 器件进行设计所需的以软件为中心的信息。

2021-11-11 | UG1137, 软件开发

【下载】视频应用水平同步锁定系统应用说明

本文描述了一种使用 Xilinx器件和 PICXO 的技术，该技术去除了外部 PLL 电路以允许 SDI 视频输出与输入 HSYNC 时钟同步。

2021-11-10 | XAPP1308, 视频应用, PICXO

【下载】使用千兆位收发器分数 PLL 的全数字VCXO替代方案应用说明

本文提供一个系统，旨在通过利用千兆位收发器内的功能取代外部压控晶体振荡器（VCXO）电路。

2021-11-09 | 千兆位收发器, VCXO

在Virtex-6 FPGA中使用全数字VCXO替换技术实现三倍速率SDI直通应用说明

本应用说明讨论了如何使用新颖的全数字压控晶体振荡器(VCXO)替代技术，利用Virtex-6 FPGA实现锁频的三倍速率直通设计。该设计完全在Virtex®-6 FPGA内部实现。

2021-11-04 | XAPP591, Virtex-6, VCXO

Kria K26视觉AI入门套件用户指南

Kria KV260视觉AI入门套件是一个开箱即用平台，开发人员可以通过首选设计环境，在任何抽象层添加定制和差异化功能，包括应用软件、AI模型乃至FPGA设计。本文描述了Kria™ KV260 Vision AI启动套件。

2021-11-02 | KRIA, K26, 视觉AI, 用户指南, UG1089

用于千兆位收发器应用的全数字VCXO替代方案(UltraScale FPGA) 应用说明

本文提供一个系统，旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。

2021-11-01 | XAPP1241, VCXO, UltraScale-FPGA, 千兆位收发器

基于多级反馈环形振荡器的真随机数发生器设计

本文提出了一种在现场可编程门阵列(FPGA)上生成真随机数的新方法，该方法以多级反馈环形振荡器(MSFRO) 的随机抖动为熵源。在传统环形振荡器的基础上，增加了多级反馈结构，扩大了时钟抖动的范围，提高了时钟采样频率和熵源的随机性。与传统的时钟采样结构不同，我们利用MSFRO产生的时钟抖动信号对FPGA的锁相环(PLL)产生的时钟信号进行采样。

2021-11-01 | 真随机数发生器, FPGA 应用, 多级反馈, Virtex-6

【下载】Vivado ML版中基于ML的路由拥塞和延迟估计（v1.0）

本文描述了两个ML建模应用，用于提高Vivado® ML版中时序延迟和路由拥塞估计的准确性。

2021-10-29 | WP532, Vivado-ML, 时序延迟

【下载】用于千兆位收发器应用的全数字VCXO替代品（7系列/Zynq-7000）应用说明

本应用说明提供了一个系统，该系统旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。

2021-10-26 | 千兆位收发器, Zynq-7000, 7系列FPGA, XAPP589

Versal ACAP AI 核心系列库指南(v2021.1)

本文描述了Vivado®设计套件中使用的电路设计元素，并与带有AI内核的Versal™ ACAP器件相关。元素细节包括VHDL和Verilog实例化代码、原理图符号、真值表以及设计元素的其他特定信息。

2021-10-25 | UG1353, AI, 库指南

Vitis Model Composer 用户指南 (v2021.1)

本文描述如何执行基于模型的设计，在 Simulink 环境中实现快速设计探索，并通过自动代码生成加速 Xilinx 器件的生产路径。

2021-10-22 | UG1483, Vitis, 用户指南

XPE 助力设计早期准确功耗估算

对于任何一项设计，要想尽可能实现最低的功率包络，都需要在设计周期早期准确估算功耗。早期估算有助于选择合适的器件、充分发挥架构优势、更改设计拓扑，以及使用不同 IP 块。在设计阶段早期妥善权衡取舍，可以帮助用户在满足规格要求的同时，将自身产品更快速推向市场。本文档旨在介绍如何根据 Versal™ ACAP 架构的描述来使用 Xilinx Power Estimator (XPE)。

2021-10-20 | XPE, 功耗估算, Versal-ACAP, 每日头条