PCIE项目中AXI4 IP核例化详解
judy 在 周四, 10/27/2022 - 11:33 提交
本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性
FPGA开发中RAM的使用方法以及细节技巧
francis zhang 在 周四, 10/27/2022 - 09:42 提交
说到 FPGA ，不得不提的是存储器，当我们做相关项目时，经常会遇到存储数据的问题
只需1小时，轻松玩转视觉AI？Xilinx Kria KV260视觉AI套件评测
judy 在 周三, 10/26/2022 - 17:18 提交
视觉AI应用发展至今，已经遍地开花，你能想到的或想不到的地方，它都存在
以自适应计算提升机器人效率
judy 在 周三, 10/26/2022 - 11:48 提交
随着机器人专家不断面临传统处理器架构带来的局限性，他们需要定制化和并行性来应对未来的性能、数据安全和运行安全挑战
系列研讨会｜基于 AMD 赛灵思自适应平台的 Vitis AI 开发
judy 在 周三, 10/26/2022 - 11:41 提交
本次开发者网络研讨会系列将分为三个章节，将分别演示如何集成深度学习处理单元
vivado使用——如何用脚本添加文件
judy 在 周三, 10/26/2022 - 09:17 提交
在使用vivado的过程中，如何添加设计文件？
如何使用2022.1版本工具链实现ZCU102 USB启动（上）
judy 在 周二, 10/25/2022 - 17:00 提交
本文依据2022.1版本工具链的特性，对UG1209（最新版本为2020.1）中介绍的USB BOOT启动步骤做了修改
Vivado从此开始（进阶篇）读书笔记-RAM的三种工作模式
judy 在 周二, 10/25/2022 - 16:53 提交
书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述
ZYNQ 7000的硬件SPI控制器配置为三线制SPI
francis zhang 在 周二, 10/25/2022 - 15:23 提交
使用zynq去做一些AD/DA的操作时候有些只支持三线制的SPI那么我们如何使用PS端的控制器EMIO到PL端实现3线制呢？
FIFO、RAM的工程实践
judy 在 周二, 10/25/2022 - 09:40 提交
在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元