Xilinx FPGA资源解析与使用系列——Transceiver（五）复位理解RXlane
judy 在 周四, 11/10/2022 - 09:19 提交
同TX链路一样，RX的复位模式也是包含两种操作，这部分设置都一样
AMD推出AU7P FPGA和ZU3T自适应SoC
judy 在 周三, 11/09/2022 - 17:23 提交
全新 AU7P 和 ZU3T 器件基于 16nm FinFET 工艺，适用于低功耗、高每瓦性能的小型应用。
基于Vitis-AI的yolov5目标检测模型在ZCU102开发板上的部署过程分享
judy 在 周三, 11/09/2022 - 17:13 提交
本篇博客记录移植yolov5模型的整个过程
基于Vitis-AI的车牌识别系统
judy 在 周三, 11/09/2022 - 10:21 提交
Vitis-AI提供了大量的预构建模型。这个项目描述了如何利用这些模型来实现车牌识别。
AMD Xilinx 亮相 2022 中国国际通信博览会
judy 在 周三, 11/09/2022 - 10:01 提交
AMD Xilinx 将携手合作伙伴向广大观众展示涵盖 Radio, DU, CU 以及服务器加速卡等众多产品和方案
如何在设计中例化和使用多个BSCANE2模块
judy 在 周二, 11/08/2022 - 17:10 提交
本文对如何在一个工程里例化和使用多个BSCANE2模块做一个简单说明
基于去序列化过采样数据的时钟和数据恢复单元
judy 在 周二, 11/08/2022 - 09:51 提交
本文描述了一个使用专用高速收发器的多级串行接口。该设计以非整数数据恢复单元为基础，将数据速率下限扩展到0 Mb/s。
Vitis™ AI 开发环境自定义 OP
judy 在 周二, 11/08/2022 - 09:40 提交
本视频主要展示如何使用 AMD Xilinx Vitis AI 自定义 OP 流程执行用户定义 AI 模型。
FPGA项目开发之AXI Stream FIFO IP
judy 在 周二, 11/08/2022 - 09:14 提交
Xilinx Vivado中提供了AXI FIFO和AXI virtual FIFO类似IP，这篇文章主要通过实例来讲解这两个IP的使用方法。
[工程师分享]在PetaLinux工程中导出所有关键模块代码
judy 在 周一, 11/07/2022 - 15:32 提交
PetaLinux工程会自动下载代码并编译。很多时候，工程师需要修改代码，加入调试信息