MIPI-DSI概述
judy 在 周五, 11/25/2022 - 09:55 提交
新的DSI-2协议定义了两个高速串行数据传输接口选项
DDR3 控制器设计（6）——DDR3 的读写模块添加 FIFO 接口设计
judy 在 周五, 11/25/2022 - 09:28 提交
在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO
宜鼎推出采用Kria K26的低延迟、低功耗FPGA平台
judy 在 周四, 11/24/2022 - 16:00 提交
宜鼎FPGA平台采用AMD Xilinx Kria K26系统模块，不仅能够加速AI演算，同时具备低延迟、低功耗特性
VIVADO的综合属性ASYNC_REG
judy 在 周四, 11/24/2022 - 15:57 提交
跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂
Xilinx UltraScale+ RFSoC Gen 3 ZU4x 电源和时序
judy 在 周四, 11/24/2022 - 10:08 提交
具有该性能水平的 SoC 片上系统需要大电流电源，并且要求电源具有可靠的稳压性能和抖动极低的时钟源。
Vivado的报错：Opt 31-67
judy 在 周四, 11/24/2022 - 09:28 提交
最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。
市值反超Intel，AMD的逆袭故事！
judy 在 周三, 11/23/2022 - 11:57 提交
如果按照市值计算，Advanced Micro Devices今年是首次超越了英特尔，并创造了历史
DFX流程（2）——非项目模式下的DFX
judy 在 周三, 11/23/2022 - 10:09 提交
Vivado同时支持在工程模式以及非工程模式中使用DFX流程，这里我们先从非工程模式开始介绍。
Xilinx FPGA资源解析与使用系列——Transceiver（九）TX buffer使用和旁路
judy 在 周三, 11/23/2022 - 09:49 提交
在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域
Xilinx Arch PCIE卡
judy 在 周二, 11/22/2022 - 15:17 提交
FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线