VMAccel 登录和实例创建
judy 在 周五, 08/19/2022 - 10:21 提交
参阅分步说明，登录并创建面向 Xilinx VCK5000 PCIe 加速卡的 Mispology Zebra AI 软件实例。
数字信号处理（一）：Xilinx Vivado DDS IP核设计实例
judy 在 周五, 08/19/2022 - 09:48 提交
本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。
在UltraScale系列FPGA上实现LVDS 1:7接收视频数据
judy 在 周四, 08/18/2022 - 16:22 提交
本文介绍Xilinx® UltraScale FPGA实现LVDS 1:7接收数据解串
基于PYNQ的家庭自动化系统
judy 在 周四, 08/18/2022 - 11:47 提交
使用 PYNQ 和 Zigbee 创建一个简单且可扩展的家庭自动化系统。
Xilinx：K7 DDR3 IP核配置教程
judy 在 周四, 08/18/2022 - 10:36 提交
MIG IP控制器是Xilinx为用户提供的一个用于DDR控制的IP核，方便用户在即使不了解DDR的控制
FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程
judy 在 周四, 08/18/2022 - 10:00 提交
如果只是纯的.v文件仿真那很容易操作，主要是涉及到IP核，那么就必须要对vivado的IP核的库文件进行编译
FPGA设计中DFX的应用
judy 在 周三, 08/17/2022 - 19:51 提交
在FPGA的设计中的DFX主要是包括可测试性设计和可维护性设计这2大点。最终的目的是快速定位板上问题和后期维护阶段日常巡检诊断。
FPGA管脚调整注意事项及技巧
judy 在 周三, 08/17/2022 - 15:43 提交
在调整 FPGA 管脚之前必须熟悉的几点注意事项。
一文看懂异步 FIFO 架构（三) 双时钟的异步 FIFO
judy 在 周三, 08/17/2022 - 10:35 提交
该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构
睿赛德科技和AMD 赛灵思达成合作，RT-Thread专业版全面支持Zynq系列芯片
judy 在 周二, 08/16/2022 - 15:40 提交
面向安全关键领域的 RT-Thread 专业版高安全实时操作系统近日已实现了对于AMD 赛灵思自适应平台的全面支持