VCK190 - 如何使用DDR4-DIMM的ECC功能
judy 在 周二, 08/09/2022 - 14:36 提交
在vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width被限制为64bit，不能使能ECC功能
RR调度的应用与方案
judy 在 周二, 08/09/2022 - 10:41 提交
在FPGA的设计里，RR（Round-Robin）调度是一个非常重要的话题。所谓RR调度就是从多个队列中公平地选一个队列进行处理。
Vivado的DDS IP核使用以及混频操作
judy 在 周二, 08/09/2022 - 10:13 提交
本实验要完成利用vivado中的DDS IP核对两个正弦波进行混频，实现数字下变频或者上变频。
Serdes系列总结——Xilinx serdes IP使用（一）：3G serdes
judy 在 周一, 08/08/2022 - 16:39 提交
一个线速率为3.072G的，输入为20bit，输出为20bit的无协议无编码的4对serdes例程，参考时钟为153.6MHz
Vivado HLS学习（三）
judy 在 周一, 08/08/2022 - 15:32 提交
接口综合有两种，一种是block-level interface protocol和port-level interface protocol。
让你的兼容代码不同的 FPGA
judy 在 周一, 08/08/2022 - 10:19 提交
让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。
FPGA中的fast corner和slow corner是什么？
judy 在 周一, 08/08/2022 - 09:47 提交
在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？
AMD Xilinx 技术日亮点抢先看（二）
judy 在 周五, 08/05/2022 - 23:12 提交
8月17日，深圳威斯汀酒店，AMD Xilinx 技术日 —— 我们将为您带来最新的自适应计算平台产品更新、技术演讲还有方案展示
AMD 与亿咖通科技携手为下一代电动汽车打造沉浸式数字座舱车载计算平台
judy 在 周五, 08/05/2022 - 23:00 提交
先进的数字座舱由 AMD 锐龙嵌入式 V2000 处理器和 AMD Radeon RX 6000 系列 GPU 提供支持
Xilinx FPGA收发器参考时钟设计应用
judy 在 周五, 08/05/2022 - 08:28 提交
本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考