在 VMAccel 上进行 VMSS 2.0 演示

本视频演示如何开始使用在 VMAccel FPGA 云上的 VCK5000 Aupera 视频机器学习流媒体服务器解决方案 2.0。

在 Vivado 将程序烧写固化到 flash

通常对FPGA下载程序时,会采用JTAG口下载,完成好HDL设计,并且验证无误后,对设计文件进行综合,布局布线以及生成比特流文件

FPGA中正负数和定点小数的表示方法

作为FPGA工程师,我们无法保证所有设计都不出现负数或者小数的情况,今天就为大家分享一下FPGA中负数与小数的表达。

Vivado HLS学习(一)

HLS现在应该算是比较成熟了,其最大的吸引力就是可以采用纯C/C++或者System C来对FPGA进行编程,相对于VHDL和Verilog更加容易上手

搞定直接射频取样收发器 5G基地台实现共站既有无线电

5G新无线电(NR)网络的设计目的是与现有网络实现多年共存。在世界各地,营运商已投资数十亿美元建设2G/3G/4G网络,用于无线电设备和选址

Xilinx AX7103 MicroBalze学习笔记——MicroBlaze AXI4 接口之 DDR 读写实验

AXI 协议是一种高性能、高带宽、低延迟的片内总线,具有如下特点

Vivado DDR4仿真

首先新建ddr的IP,具体每个参数的含义,可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》,打开IP的Example Design

Petalinux 一些常用命令备忘

工作中经常使用petalinux工具生成zynq的启动镜像,有些命令长时间不用容易忘记,有些命令太长记起来费劲

Xilinx AX7103 MicroBalze学习笔记——MicroBlaze 自定义 IP 核封装实验

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FIFO的应用

这里重点介绍下FIFO和RAM不一样的地方,以及在工程使用中的一些问题。