AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例
judy 在 周五, 05/10/2024 - 16:15 提交
本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。
Vivado编译常见错误合集（一）
judy 在 周五, 05/10/2024 - 15:59 提交
本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总，便于日后归纳总结。
AMD 以太网设计示例
judy 在 周五, 05/10/2024 - 09:55 提交
AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。
1分钟了解常用的AXI4 接口协议
judy 在 周五, 05/10/2024 - 09:40 提交
AXI4协议广泛应用于FPGA和ASIC设计中，特别是在需要高速数据传输和复杂系统架构的场合，比如DDR、PCIE、音视频处理IP等等，对于FPGA开发者需要熟练掌握这套协议。
基于VDMA的远程图像采集系统参考设计
judy 在 周四, 05/09/2024 - 16:59 提交
本参考设计基于ZYNQ开发板， 使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。
劳特巴赫利用 Zynq 突破嵌入式系统设计极限
judy 在 周四, 05/09/2024 - 09:55 提交
劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽
FPGA Vivado调用IP核详细操作步骤
judy 在 周四, 05/09/2024 - 09:43 提交
今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看
Optiver 使用 AMD 企业级产品组合赋能数据中心现代化，开启计算与 AI 的新时代
judy 在 周四, 05/09/2024 - 09:20 提交
Optiver 通过包括 EPYC CPU、Solarflare 以太网适配器、Virtex FPGA 和 Alveo 加速卡在内的高性能 AMD 解决方案搭建其业务基础
AMD Versal AI Edge 自适应计算加速平台之 PS 端以太网使用之 lwip (8)
judy 在 周三, 05/08/2024 - 16:53 提交
开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。
数字信号处理基础：什么是采样？
judy 在 周三, 05/08/2024 - 11:22 提交
本文系摘录自《RFSoC SDR Book》第四章——DSP Fundamentals，略有改动。下面将介绍采样（Sampling）的基本概念