仿真

赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AXI4 和 AXI4-Lite 进行仿真的 IP。它还可作为 AXI Protocol Checker 来使用。此 IP 只是仿真 IP，将不进行综合（它将在 Pass-through 配置中被连线所替代）。

在这篇文章中，我们将介绍如何调用 Hyperlynx、如何设置简单的原理图以及如何运行一些基本的仿真操作。Hyperlynx 可支持下列两种仿真工作流程。

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

视频描述了如何在 SDx IDE 中使用仿真功能。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5841644739001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

<strong>仿真功能概述</strong>

仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。

Vivado的仿真流程如下图所示：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201809/13700-39681-…; alt="" width="670"></center>

本文通过一个简单的例子，介绍Vivado 下的仿真过程。主要参考了miz702的教程，同时也参考了Xilinx的ug937,  xapp199.。

我的软件平台是Vivado 2015.4, 硬件平台是黑金的AC7010, Zynq 7000， 其实与平台关系不大。

本文分为四部分：工程的建立，测试代码，仿真图形输出，更复杂点的例子。

工程和源码下载链接： 链接：http://pan.baidu.com/s/1gflHSdH 密码：fpi5

1：工程的建立：

Simulink 是一个面向多域仿真并和基于模型设计的框模块图环境。它支持系统级设计、仿真、自动代码生成以及嵌入式系统的连续测试和验证。在迁移到硬件之前，在 Simulink 中设计和仿真您的系统。探索和实现您原本不会考虑在内的设计 ，而无需编写 C、C++ 或 HDL 代码。
<iframe frameborder="0" width="640" height="498" src="https://v.qq.com/iframe/player.html?vid=z1345g8gtux&tiny=0&auto=0&quot; allowfullscreen></iframe>