本文描述了Vitis™ AI开发包，这是一个用于深度学习处理器单元（DPU）的全栈深度学习SDK。
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本文描述了用于卷积神经网络的 DPU。
本文重点介绍在Xilinx® Versal™ AI Core器件中使用AI Engine技术的数字下变频链（DDC）设计。展示了一种将DDC功能映射到AI Engine阵列的创新方法，利用Versal ACAP的独特架构来提供高性能和高效率。
本应用说明提供了使用与标准FPGA I/O耦合的外部硬件的FPGA MIPI D-PHY解决方案。
本指南提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。
本文描述了如何在Versal™设备上使用高级I/O向导构建源同步高速I/O接口。
本文档旨在记述用于对赛灵思 FPGA 设计进行编程和调试的 Vivado® 工具。FPGA 编程包括从已实现的设计生成比特流文件和将此文件下载至目标器件。本文档还描述了如何进行设计调试，包括 RTL 仿真和系统内调试。
本指南详细描述了VMK180评估板的功能。使用本指南开发和评估VMK180板上针对Versal™ ACAP XCVM1802器件的设计。
本文提供有关 Versal™ ACAP 集成块 for PCI Express® 内核的详细信息，IP 性能和资源利用率数据。
实现三模（10/100/1000 Mb/s）以太网MAC或10/100 Mb/s以太网MAC。该核心支持使用MII、GMII、SGMII、RGMII和1000BASE-X接口将MAC连接到PHY芯片。它还为SGMII和1000BASE-X模式提供片上PHY。
本文描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。
本指南描述了配置为 PCI Express® 功能模式的 CPM 模块。
本文描述了如何使用Quad SPI和SD模式安全地启动Zynq®-7000 SoC，包括最佳使用RSA认证和AES加密。
快速傅立叶变换(FFT)已被广泛应用于各种信号处理算法中，这些算法通常需要可配置FFT大小的高吞吐量。本应用说明展示了在Xilinx® Versal™ AI Core器件中的AI Engine (AIE)阵列上高效的FFT实现。
多输入多输出（MIMO）技术已被许多无线系统采用，以利用信道的空间多样性。本应用说明展示了在Xilinx® Versal™ AI Core器件的AI Engine阵列上高效实现波束成形功能。
本文详细描述了 VCK190 评估板的功能。使用本指南开发和评估VCK190板上针对Versal ACAP XCVC1902器件的设计。
本文档旨在提供 Versal™ ACAP 硬件功能以及创建或移植设计时的块级注意事项的概述，并提供有关设计创建、仿真与调试的方法建议以及有关设计流程、启动和配置的建议。
在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式，以便将电源的电流频谱分量与 PDN 共振峰叠加在一起，并演练传输线多次反射累积效应。然后将这些数据模式用于识别导致信号完整性衰减的主导因素。
本文描述了用于 Zynq® UltraScale+™ MPSoC 的 Xilinx® LogiCORE™ IP H.264/H.265 视频编解码单元 (VCU) 内核。以60帧/秒的速度压缩/解压分辨率高达3840×2160 px的同步视频流。
硬件加速可以在较低的比特率下，以相同的比特率实现更快的编码和更好的质量。与仅用软件编码相比，成本和延迟更低。基于FPGA的硬件的NGCodec HEVC编码器为您提供了这些优势。
基于UltraScale架构的FPGA的封装和引脚规格不同。包括7系列FPGA在内的前几代产品。这些细节在此概述。
本文介绍Zynq UltraScale+ 器件封装和管脚说明
Moffett AI 提供了突破性的可视搜索即服务解决方案架构，该架构基于 FPGA 上的稀疏处理，用于人脸识别和可视搜索，这些已广泛用于监视、智能零售、社交媒体和自动驾驶汽车。
Moffett AI FPGA 加速视觉搜索引擎和服务已准备就绪，可加快监视、智能零售、内容搜索、社交媒体和自动驾驶等众多行业和应用的视觉搜索推断速度，与基于 GPU 的解决方案相比，计算复杂性降低、网络规模缩小...
Xilinx® Spartan®-7系列提供了一系列低成本、高效率的FPGA。这些器件是专门为满足成本敏感型市场的特殊需求而设计的。
Vivado设计套件用户指南：编程和调试
本用户指南介绍了UltraScale架构的PCB设计和引脚规划资源。
由于网络配置的复杂性，大多数安全和网络监视设备都会收到大量重复数据包。部署在 Alveo 加速卡上的 Accolade FPGA IP 将在所有重复的数据包到达主机应用程序之前快速有效地消除它们。利用此功能，可以回收大量浪费的 CPU 周期并将其用于更高价值的处理。
医疗超声拥有众多显著优势，是目前最为广泛接受和使用的诊断成像方式。它采用低能量声波，与 X 光或 CT 扫描可能产生电离辐射不同，对患者没有已知的有害副作用。超声波能够捕获动态软组织图像，但 X 光不能。超声波系统结构紧凑且便于运输、移动能力强。尽管超声波技术拥有众多显著优势，设备制造商已经发现，要按照市场需求不断提升成像画质和准确性仍存在很大难度，主要原因在于当前架构的可扩展性有限。...
Deep-AI 的软件解决方案在 Xilinx Alveo PCIe 卡上运行，从而消除了对 GPU 的需求，并且与 GPU 相比，其性能功耗比或性价比提高了 10 倍。
设计创新型无线通信设备需要跨多个学科密切合作。将算法模型部署到 FPGA 硬件可以快速完成原型设计及无线测试，直接从系统级算法自动生成 HDL 代码则可以消除耗时较长的实现和验证步骤。
本白皮书通过一个 5G NR 小区搜索设计来说明该过程，介绍将 MATLAB® 算法和 Simulink® 模型直接转换为适用于 FPGA 的 HDL 的工作流。
内容包括：
使用 MATLAB...
CLLM 4.0 是在 Xilinx Alveo 板上运行的硬件加速低延迟消息传递解决方案。
本文介绍如何将低功率域 (LPD) 作为一个通道和 PL 中的一个三模冗余 MicroBlaze 来创建和实现单片通用 2 通道系统。
在单个器件中集成安全/非安全功能成为可能。Xilinx提供当今一流的工具和技术，使IEC/ISO安全认证成为可能。
本指南描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。
Zynq UltraScale+ 的隔离设计流程主要介绍如何使用支持 Xilinx Vivado 设计套件的 Xilinx IDF 实现安全关键型设计。
从 Vivado 2018.3 开始，Vivado 隔离验证器 (VIV) 将与 Vivado 版本集成，支持 UltraScale+ 器件（包括 Zynq UltraScale+）。本文档主要介绍如何在 FPGA/PL 设计中使用新的 Vivado 隔离验证器 (VIV) 来验证隔离。
UltraScale+™ 器件 Integrated Block for PCI Express® (PCIe®) 解决方案 IP 核是具备高带宽、高可扩展性和高可靠性的串行互连构建块解决方案，适用于 UltraScale+ 器件。赛灵思在 UltraScale+ 架构内提供了 2 个 PCIe 集成块：PCIE4 集成块和 PCIE4C 集成块。在所有 UltraScale+ 器件内均包含...
本指南描述了嵌入式设计中的系统性能监控。
决策树加速器可加速梯度提升树和随机森林算法的推断进程。它能够与通过 XGBoost、LightGBM、Scikit 学习、H2O.ai 和 H2O 无人驾驶 AI 创建的模块协同工作。该软件允许数据科学家和工程师构建快速、可扩展的高成本效益机器学习基础架构，无需改变机器学习框架的使用。 该决策树加速器可使用 FPGA 的精细粒度并行性来执行机器学习模型，比在 CPU 或 GPU 上要快得多。...
本文描述如何使用 Vivado工具将来自赛灵思 IP 目录的即插即用 IP 模块（包括自定义封装的 IP）添加到您的设计中，并描述如何在设计中使用 IP、创建所需输出文件、管理和升级 IP 以及利用 IP 对设计进行仿真。
AuperaEdge AI 解决方案 - AUPV205 智能盒为视频流协议处理、解码、AI 分析和编码提供了完整的视频处理和 AI 分析管道解决方案。
对新设计方法的需求
当今日益复杂的电子产品中所使用的先进设计正在不断对器件密度、性能和功耗的极限发起挑战，同时也对设计团队提出了挑战，要求他们在限定的预算内按时完成设计目标。
应对这些设计挑战的高效方法之一是将更多时间投入到更高的抽象层，这样即可最大程度缩短验证时间和提升工作效率。对新设计方法的需求在下图中得到了充分体现，其中每个区域的面积分别代表设计流程中每个阶段的开发工作量的比例...
在 Xilinx® Alveo™ 数据中心加速卡上实现的开放式 vSwitch (OVS) 卸载应用允许（虚拟）机 (VM) 在外部世界相互通信。 基于 OVS 软件的解决方案不仅是 CPU 密集型的，这会影响系统性能，而且还会 阻碍对可用带宽的充分利用。 用户将全部数据包处理功能卸载到 Xilinx Alveo 平台，不仅可节省 CPU 内核，而且还可提高数据包处理性能。
主要特性与优势...
本文描述了一种使用专用高速收发器的多速率串行接口。该设计基于非整数数据恢复单元，将数据速率下限扩展到0 Mb/s。
PowerAI Vision 使具有深度学习的计算机视觉更易为企业用户所用。现在，您可在 Xilinx® Alveo™ FPGA 上部署 POwerAI Vision 模型，并了解如何将 Vitis™ 库集成至面向 Vision AI 任务的整个工作流程中。
Messaging Classification Appliance（消息分类工具）由 Xilinx 和 Supermicro 合作推出，是一种预封装的软件和硬件解决方案，可通过理解语义内容（消息的含义和意图）实时大规模地过滤、分类和路由消息流。
移动互联网时代，每时每刻都在产生大量的图像和视频内容，内容提供商面临的主要问题是如何实现对内容的有效过滤，避免不允许的内容被公开。睿视演示了一种基于AI+FPGA的图像过滤方法，使用Xilinx Alveo加速器卡对特定图片/视频内容进行有效实时过滤。
本应用说明提供了一个包含控制逻辑的模块，用于将SMPTE UHD-SDI与UltraScale™ GTH收发器耦合，形成一个完整的UHD-SDI接口。本应用说明还提供了一个在Xilinx UltraScale FPGA KCU105评估板上运行的SDI设计示例。
Gemalto 的生物识别技术与基于 FPGA 的匹配引擎相结合，具有速度、成本降低、高能效、 可扩展性和灵活性方面的独特优势。
凭借 Xilinx® Alveo™ 的联网和计算加速，实现基于无监督机器学习的网络防御。