本文描述了推荐的设计方法，以实现对Xilinx® FPGA器件资源的有效利用，并在Vivado® Design Suite中更快地实现设计和时序收敛。提供了推荐方法背后的原因，以支持和实现明智的设计决策。
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设计创新型无线通信设备需要跨多个学科密切合作。将算法模型部署到 FPGA 硬件可以快速完成原型设计及无线测试，直接从系统级算法自动生成 HDL 代码则可以消除耗时较长的实现和验证步骤。
本白皮书通过一个 5G NR 小区搜索设计来说明该过程，介绍将 MATLAB® 算法和 Simulink® 模型直接转换为适用于 FPGA 的 HDL 的工作流。
内容包括：
使用 MATLAB...
了解Versal™ ACAP的系统级优势以及与基于可编程逻辑的竞争器件的比较性能。
利用ROS 2来实现FPGA的软件定义硬件。
本文描述 DPUCAHX8H，这是一种用于具有 HBM 的 Alveo卡的高吞吐量 CNN 推理 IP。DPUCAHX8H 针对小图像尺寸网络进行了优化。
动态功能交换 (DFX) 在赛灵思芯片内赋能实现了巨大的灵活性，使用户能够按需加载应用，更新已经部署的系统并降低功耗。平台设计方便团队之间的协作，让一个团队专注于基础设施，另一个团队专注于硬件加速。然而，由于 DFX 有基础性的流要求，使得 Vivado 设计套件编译时间拖 长并给多用户环境造成挑战。抽象外壳工作流 (abstract shell flow) 消除了其中一些障碍，为完成 DFX...
本文介绍 DPUCVDX8G，这是一种可配置的计算引擎，针对具有 AI 引擎的 Versal ACAP 设备中的卷积神经网络进行了优化。
KV260 是一款功能齐全的评估套件，能够利用预先构建的加速应用程序为 K26 SOM 上的生产部署快速开发独特的解决方案。
赛灵思 Versal™ 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性，因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。遵循这些步骤和最佳实践进行操作，这将有助于以尽可能最快且最高效的方式实现期望的设计目标。
系统设计规划方法论流程
为确保充分利用 Versal™ ACAP...
Xilinx VCK5000 Versal 开发卡基于Xilinx 7nm VersalACAP架构构建，专为高吞吐量AI推理和高性能计算应用而设计。
VCK5000具有标准化的软件开发流程，可提供比当今服务器级CPU高100倍的计算能力，并且比当今服务器级GPU更好的MLPerf推理性能，是云加速和边缘计算应用的理想开发平台。
靠近模拟-数字边界边缘节点的位置对真实环境的即时响应受高度重视，众多市场领域存在迫切需求。
Versal™ ACAP 产品组合 AI Edge 系列则应运而生，作为一种领域专用架构 (DSA)，有效满足 7nm 芯片工艺系统提出的严苛要求。
Versal AI Edge 系列
AI Edge 系列架构的开发目的是为了符合一系列严苛的设计目标，这些目标主要围绕计算性能、数据吞吐量...
本文描述如何使用 Dynamic Function eXchange 灵活高效地使用硬件资源来动态更新已部署的系统。包括对技术历史的回顾。
本白皮书描述智能设计如何使用机器学习和基于规则的系统来模拟时序收敛专家并提高生产力。
为处理海量数据、复杂算法、超低延时的应用提供数字化加速驱动力是赛灵思一直的目标。
为此，赛灵思研发 Bootgen 工具支持将二进制文件缝合在一起并生成器件启动镜像定义了多个属性和参数作为创建启动镜像时的输入。
Zynq-7000 SoC 启动镜像布局
Zynq-7000 SoC 上的 bootROM 作为应用处理器单元 (APU) 中运行的首个软件，可在安全环境内以加密...
SmartLynq+ 模块的构建旨在满足高速调试和跟踪需求，主要面向使用Versal™ 平台的开发者。与此前的赛灵思调试产品相比，SmartLynq+ 模块通过 HSDP 可将 Linux下载时间加快高达28倍，将数据捕获速度提高100倍。更快的迭代和重复下载既提高了开发效率，也缩短了设计周期。
本文描述了如何使用 XMPU、XPPU 和 TrustZone 提供的硬件和软件机制进行子系统的隔离。
描述使用 Vivado® Design Suite 生成加密比特流和加密密钥的分步过程。
快速、高可靠和耐辐射的存储是复杂空间边缘计算系统的必备特性。DDR4 将使航天工业实现更高吞吐量的星上计算能力和更长的采集时间，从而支持全新的地球观测、空间科学和电信应用，例如超高分辨率图像、实时流媒体视频和星载人工智能。
我之前介绍过面向宇航应用的 Teledyne e2v 的耐辐射 DDR4 (DDR4T04G72)，可提供 4GB 的存储容量，高达1.2GHz 的时钟频率和 2....
实现确定性延迟是当今许多系统设计中讨论的主题。过去，人们一直在努力提高数据传输速度和带宽。如今的应用则越来越重视确定性——即要求数据包在精确的、可重复的时间点传送。
本文将在设备的层面讨论确定性这一主题，以及如何设计超高速数据转换和信号处理系统以保证确定性延迟。
以下三个因素将决定确定性如何实现：
1. 采取措施减少数字设计组件中发生的亚稳态事件
2. 计算数字后端的延迟，...
本文描述将隔离设计流程 (IDF) 和动态函数交换 (DFX) 组合到一个设计中。
本文描述了在为UltraScale+™设备使用动态功能交换时，如何改善编译时间并提高设计安全性。
随着人工智能和机器学习算法取得一系列新进展，众多高计算强度的应用正在被部署到边缘设备上。当下，业界迫切需要一种高效率的硬件，既能高效率地执行复杂算法又能适应这种技术的快速演进。在此背景下，赛灵思 Kria K26 SOM应运而生，为 ML 边缘应用开发提供了更加理想的选择。
赛灵思的研究结果表明，K26 SOM 提供了比英伟达 Jetson Nano 高出大约 3 倍的性能。此外，...
本白皮书介绍了一种7位小浮点（SFP）数字表示法，可以实现深度神经网络模型，其精度与INT8相同，但ResNet-50的性能高出60%。
本白皮书介绍了Versal™ ACAP产品组合中的AI Edge系列，这是一种特定领域的架构（DSA），可满足在7纳米硅工艺中实现的系统的苛刻要求。
Kria K26 SOM 旨在帮助数百万开发人员在其首选设计环境中使用开箱即用的低成本开发套件更快地部署他们的智能视觉应用程序。
本文描述了如何在Zynq® UltraScale+™器件中使用物理不可克隆功能，以实现安全加密的外部存储。
随着AI、大数据、云计算等技术在各行各业广泛应用，相应的设计结构和设计内容也变得日益复杂。目前的应用开发速度已无法满足企业的需求，如何简化设计进程，提高应用开发效率成为当下亟需解决的问题。
赛灵思 Versal 自适应计算加速平台的设计方法论是帮助精简 Versal 器件设计进程的一整套最佳实践，遵循这些步骤和最佳实践进行操作将有助于以最快且最高效的方式实现期望的设计目标。...
随着互联网和音视频技术的发展，直播已逐渐从专业媒体机构的垄断，转变为移动用户的消遣方式。近年来，娱乐和在线销售的实时流媒体服务如雨后春笋般涌现，越来越多的人开始专攻这一领域。RGBlink 拥有超过十年的专业视频市场服务经验，希望将先进的流媒体功能引入更广阔的消费者市场。
针对流媒体行业不断增长的需求，专业音视频处理设备和解决方案供应商 RGBlink 推出了 mini 和 mini+...
随着第三次人工智能浪潮的到来，AI正以前所未有的速度覆盖生产和管理等领域，市场对AI推断的效率与易用性都提出了更高的要求。
赛灵思通过 Vitis AI和自适应计算加速平台充分发掘AI 加速潜能并将底层 FPGA 和 ACAP 的繁复细节抽象化，帮助缺乏专业知识的用户轻松开发深度学习推断应用，再度刷新AI推断的高效性和易用性。
Vitis AI的强大功能特性...
本文描述了Versal™ ACAP的一个非整数数据恢复单元（NIDRU）。NIDRU将较低的数据速率限制扩展到0 Mb/s，并允许SelectIO作为时钟和数据恢复单元运行。
贸泽电子与Xilinx联手推出了一本全新电子书Programmable Single-Chip Adaptable Radio Platform（可编程单芯片自适应无线电平台）。这本电子书重点介绍了对自适应计算解决方案的需求以及所需的技术创新，来自贸泽和Xilinx 的专业工程师提供了一系列文章和视频，详细介绍了自适应计算技术。
随着社会的不断进步，...
本文详细介绍Vivado工具对FPGA设计进行逻辑和时序分析的特点，以及工具生成的报告和信息。讨论实现时序收敛的方法，包括审查时钟树和时序约束，设计底层规划，以及平衡运行时间和结果。
本文描述了Vivado仿真器作为独立工具和Vivado设计套件的一部分的使用，以及使用波形查看器来分析和调试设计。记录RTL设计的行为仿真，以及综合和实现设计的功能和时序仿真。
本文详细介绍了使用Vivado®合成将RTL设计转化为门级网表，以便在Xilinx FPGA中使用SystemVerilog、Verilog和VHDL实现。描述了Vivado综合在项目和非项目模式中的使用，采用多种综合策略和设计约束。
本文描述在Vivado®工具中使用Xilinx®设计约束（XDC）。XDC结合了行业标准的Synopsys设计约束（SDC）和Xilinx专有约束。创建XDC来定义时钟，I / O延迟和时序异常（如错误和多周期路径以及最小/最大延迟）的详细信息。
本文介绍 Vivado® 集成设计环境 (IDE)，它提供了直观的图形用户界面 (GUI)，用于可视化和与 FPGA 设计交互。描述了Vivado IDE如何帮助您配置工具选项、分析和完善时序，以及设计平面图以改进结果。
本文详细介绍Vivado工具中Tcl脚本的使用，查询和修改自定义流程的内存设计。讨论如何使用Tcl过程来定义和共享自定义命令。提供了遍历设计层次结构、访问设计对象和处理自定义报告的步骤。
随着各行各业智能化设备的快速普及，工业和医疗市场对摄像头的尺寸、速率、智能性和功耗水平突出了更高的要求。此外，工业市场更是对视频设备的安全性、扩展温度性能和生命周期等方面要求日益苛刻...
在赛灵思推出的 Zynq UltraScale+ MPSoC白皮书中，详细解读了基于 InFO 封装的全新 Zynq UltraScale+ MPSoC 如何实现紧凑型工业摄像头，...
本文描述了使用 Vivado工具为 7 系列 FPGA 生成和编程加密位流和加密密钥的过程。
本应用笔记提供了防篡改(AT)指南和实际案例，以帮助保护UltraScale™和UltraScale+™ FPGA启用的系统中可能存在的IP和敏感数据。
Xilinx自适应器件的灵活性和可配置性与IP和工具产品相结合，可显著提高安全处理性能。
赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。Versal ACAP从设计之初即采用正确方法并尽早关注设计目标（包括 IP 选择和配置、块连接、RTL、时钟、I/O 接口和 PCB 管脚分配）至关重要。在每个设计阶段中正确定义和验证设计有助于减少后续实现阶段的时序收敛、性能收敛和功耗问题。
鉴于设计的规模与复杂性，...
Xilinx公司采用InFO封装的新型Zynq UltraScale+ MPSoC实现了全方位的工业性能--所有这些器件都采用了具有高计算密度的紧凑外形。
本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。
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本文描述了I/O规划过程，在RTL设计中与PCB设计人员一起执行端口分配，并与系统工程师一起利用目标Xilinx FPGA上的时钟资源；使用Vivado设计套件减少内部和外部导线长度，提高系统性能。
Xilinx Alveo SN1000 是业界首款提供软件定义硬件加速的 SmartNIC ，可在单个平台上实现所有功能卸载。SN1000 SmartNIC 可直接卸载 CPU 密集型任务，优化网络性能，其架构能够以线路速率加速各种广泛的定制卸载，包括支持客户构建和第三方卸载。本文描述了Xilinx®Alveo™SN1000 SmartNIC的规范。
本文提供Versal™ ACAP编程和设计的软件专用信息。
低密度奇偶校验（LDPC）软IP内核支持LDPC解码和编码。所使用的LDPC码是高度可配置的，并且所使用的特定代码可以在逐个码字的基础上指定。
该应用说明为基于AXI的嵌入式设计提供了PL和PS安全和隔离的桥梁。
本白皮书探讨了深度卷积深度学习操作在Xilinx自适应设备上实现。 本白皮书旨在提供针对不同Xilinx器件的多种优化策略，以满足各种任务要求。 在边缘方面，Xilinx实现了轻量级的深度卷积引擎，该引擎支持相应的计算要求。