本文描述了一个在AI引擎上自动生成DPD前向路径设计的工具，无需编写一行代码。
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了解如何构建软件定义的无线电。下载 AMD Zynq™ UltraScale+™ 教学指南，获取实操示例。
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FPGA 技术支持灵活开展现场编程和再编程，无需通过设计修改来重建互连结构。Dynamic Function eXchange （动态功能交换，DFX）推动这一灵活性进一步发展，允许通过加载动态配置文件（通常是部分 BIT 文件）来修改工作中的 FPGA 设计。在使用完整 BIT 文件配置 FPGA 后，可下载部分 BIT 文件以修改 FPGA 中的可重配置区域，...
本文档旨在描述 Versal® ACAP 600G Channelized Multirate Ethernet Subsystem (DCMAC)，该子系统属于高性能、自适应、以太网集成硬核 IP，适用于多种客户联网应用。
本文提供在Xilinx®硬件平台上实现递归神经网络（RNN）的操作和参考信息。
本产品指南提供了有关使用、自定义和模拟一个LogiCORE IP DDR3或DDR4 SDRAM、LPDDR3 SDRAM、QDR II+SRAM、QDR IV SRAM或一个用于UltraScale的RLDRAM 3接口核心基于架构的FPGA。还介绍了核心架构，并提供了定制和与核接口的细节。
问题描述：
在 Vivado 2022.2 中使用 Advanced I/O Wizard 并配置源同步 TX+RX 接口时，RX/TX 单端和差分管脚对（总计 54 个管脚）理应能置于单个 bank 内。
但如果 bank 接近已满，该 Wizard 可能无法找到最优管脚分配，并出现以下错误：
[IP_Flow 19-3478] Validation failed...
本文档旨在提供高性能、低时延的 100 Gb/s 以太网端口，此端口支持广泛的用户自定义和统计数据收集。此专用块可为 100G MAC 和 PCS 逻辑提供针对 IEEE 1588-2008 双步硬件时间戳的支持。
使用物理编码子层 (PCS) 或独立 PCS 实现 40G 或 50G 以太网媒体访问控制器 (MAC)。
作者：和 爽，王红亮
为了解决传统转换器传输接口传输速率低、抗干扰差、布局布线面积大等问题，设计了一种基于JESD204B 的射频信号高速采集系统。系统对接收到的射频信号进行下变频处理，通过高速ADC对解调基带信号直接采样，采样后的数字基带信号通过自主设计的JESD204B接口逻辑传输至 FPGA并缓存，测试结果表明，系统可实现1.0Gsample/s采样率的直接采样，...
AMD 全新 16 纳米及 20 纳米 UltraScale™ 系列基于首款架构，不仅覆盖从平面到 FinFET 技术乃至更高技术的多个节点，同时还可从单片 IC 扩展至 3D IC。在 20 纳米技术领域，AMD 率先推出了首款 ASIC 级架构，不仅支持数百 Gb 级的系统性能，在全线路速度下支持智能处理，而且还可扩展至 Tb 和 Tf 级别。在 16 纳米工艺方面，UltraScale+...
AMD 继续为 7 系列、Zynq™ 7000、UltraScale™ 和 UltraScale+ 和 Versal 产品系列提供高度集成型综合系统监控器 (SYSMON) 功能。这一便利功能有利于监控 FPGA、SOC 或 ADAP 的物理工作状况，包括通过 ADC 进行的的结温、电源电压和外部电压，这是很多工业标准（包括 FIPS 140-2、IEC 61508 和 ISO26262）...
该子系统旨在利用多队列的概念实现高性能 DMA，以搭配 3.x Integrated Block for PCI Express® 一起使用，它与 DMA/Bridge Subsystem for PCI Express 的不同之处在于，后者使用多个 C2H 和 H2C 通道。
本文描述了Versal™自适应SoC的封装和引脚规格。
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Vitis AI 是AMD 开发套件，用于在 AMD 硬件平台上进行 AI 推断。机器学习中的推断是计算密集型流程，需要大量存储器带宽以满足各种应用的低时延和高吞吐量要求。
Vitis AI Optimizer（优化器）支持对神经网络模型进行最优化。当前，Vitis AI 优化器仅包含一项工具，称为“pruner” （剪枝器）。Vitis AI 优化器用于移除神经网络中的冗余内核，...
此向导有助于配置一个或多个串行收发器。此向导还有助于生成设计示例，用于进行简单仿真。
该核属于高带宽、高可缩放性且高可靠性的串行互连构建块解决方案，适用于基于 UltraScale+™ 架构的器件。
赛灵思 DMA Subsystem for PCI Express® 可实现高性能、可配置的分散聚集 DMA，以供配合 PCI Express 3.x/4.x 集成块一起使用。此 IP 可提供可选 AXI4 或 AXI4-Stream 用户接口。
本文描述如何为 Zynq®-7000 SoC、7 系列 FPGA 和 Versal® ACAP 器件生成启动镜像。
本文详细描述了VPK180评估板的功能。使用本指南开发和评估VPK180板上针对Versal® ACAP XCVP1802器件的设计。
仿真是在软件环境内对真实的设计行为进行仿真的进程。仿真有助于通过注入激励并观察设计输出来验证设计的功能。本章提供了仿真进程以及 Vivado® Design Suite 中的仿真选项的概述。 仿真进程包括：• 为仿真创建测试激励文件、设置库并指定仿真设置• 生成网表（如果执行综合后或实现后仿真）• 使用 Vivado 仿真器或第三方仿真器运行仿真。文档涵盖了以下设计进程：硬件、IP 和平台开发：...
本白皮书介绍了人工智能引擎及其应用。
Versal AI Core 系列可借助 AI 引擎提供突破性的 AI 推断加速。此系列应用范围广泛，包括用于云端动态工作负载以及超高带宽网络，同时还可提供高级安全性功能。AI 和数据科学 家以及软硬件开发者均可充分利用高计算密度的优势来加速提升任何应用的性能。AI 引擎是超长指令字 (VLIW) 处理器阵列，具有高度优化的单指令流多数据流 (SIMD) 矢量单元，专用于各种计算密集 型应用，...
本指南涵盖了以下设计流程：- 硬件、IP和平台开发。为硬件平台创建PL IP块平台创建PL IP块，创建PL内核，进行功能仿真，以及评估Vivado®的时序。资源使用和功率闭合。还包括开发硬件平台进行系统集成的硬件平台。- 系统集成和验证。集成和验证系统的功能性能，包括时间、资源使用和电源关闭。- 电路板系统设计。通过原理图和电路板布局设计一个PCB。还涉及电源、散热和信号完整性考虑。
本文介绍使用 Xilinx Power Estimator 实现准确的最差情况功耗估算七步法
本文详细介绍了一种实现FIPS 140-3认证的SEE的方法。
本文描述了一个使用专用高速收发器的多级串行接口。该设计以非整数数据恢复单元为基础，将数据速率下限扩展到0 Mb/s。
Vivado® Design Suite 可提供围绕 IP 的设计流程，支持您将来自各种设计的 IP 模块添加到自己的设计中。此环境的核心是可扩展的 IP 目录，其中包含 AMD 赛灵思提供的即插即用 IP。IP 目录可通过添加以下内容来加以扩展：
来自 System Generator for DSP 设计的模块（源自 Simulink® 算法的 MATLAB®）
Vivado...
本文概述了Xilinx® Zynq® UltraScale+® RFSoC DFE的特点和产品选择。
Versal® AI Core 系列可借助 AI 引擎提供突破性的人工智能（ AI ）推断加速。此系列应用范围广泛，包括用于云端动态工作负载以及超高带宽网络，同时还可提供高级安全性功能。AI 和数据科学家以及软硬件开发者均可充分利用高计算密度的优势来加速提升任何应用的性能。鉴于 AI 引擎所具备的高级信号处理计算能力，它十分适合用于高度优化的无线应用，例如射频、5G、回程（ backhaul ）...
本白皮书介绍了在一个功率优化、适应性强的平台上对网络IP的突破性整合。
本应用说明提供了一个使用外部CPU编程QSPI闪存的参考设计。
本白皮书介绍了一种减少1毫米间距的BGA器件中铜线间串扰的技术。
Vitis AI Library 是一组高层次库和 API，专为利用深度学习处理单元 (DPU) 来高效执行 AI 推断而构建。它是基于 Vitis AI 运行时利用统一 API 构建的，并且支持 XRT 2022.1。
Vitis AI Library 通过封装诸多高效且高质量的神经网络，提供易用且统一的接口。由此可简化深度学习神经网络的使 用，对于不具备深度学习或 FPGA...
本文详细描述了VPK120评估板的功能。使用本指南开发和评估针对VPK120板上的Versal® ACAP XCVP1202器件的设计。
本文描述了K26 SOM载体卡热设计的最佳实践。
MIPI D-PHY IP 专为摄像头和显示接口的视频或像素数据的传输和接收而设计。
Kria™ KR260机器人入门套件包括用于机器人、机器视觉、工业通信和控制应用的预建接口、可定制的硬件加速功能，并通过Kria SOM加快部署时间。
本文描述为 Xilinx® 器件设计散热器和散热解决方案的指南和最佳实践。
Vitis™ HLS 是一种高层次综合工具，支持将 C、C++ 和 OpenCL™ 函数硬连线到器件逻辑互连结构和 RAM/DSP 块上。Vitis HLS 可在Vitis 应用加速开发流程中实现硬件内核，并使用 C/C++ 语言代码在 Vivado® Design Suite 中为赛灵思器件设计开发 RTL IP。
Vitis 高层次综合用户指南（UG1399）包括Vitis HLS...
市场对机器人的需求一直在迅猛增长。研究机构 Statista 举例表明，到 2028 年，全球工业机器人市场将从 2021 年的 810 亿美元倍增到超过 1,650 亿美元。目前，建造机器人所需技术不但安全可靠，而且能够与人类并肩运行。不过，让这些技术协作运行是一项艰巨的任务。更为棘手的是，还需要融合人工智能，这使得满足计算需求变得更为困难。为了跟上当今快速的创新步伐，...
本文提供优化神经网络模型的能力。
Versal® 自适应计算加速平台（ ACAP ）将标量引擎（ Scalar Engine ）、自适应引擎（ Adaptable Engine ）和智能引擎（ Intelligent Engine ）与领先的存储器和交互技术有机结合，从而为任何应用提供强大的异构加速功能。最重要的是，Versal ACAP 硬件和软件是专为数据科学家和软硬件开发者开展编程和优化工作而提供的。Versal ACAP...
本文描述在 Versal® ACAP 中实现电源排序的各种方法。
本文描述了如何在设计的早期阶段使用 Xilinx® Power Estimator (XPE) 工具进行功率分析。
Vitis 嵌入式平台创建所需要注意的问题
本文详细描述了ZCU670板的功能。使用本指南可以在ZCU670板上开发和评估针对Zynq® UltraScale+™ RFSoC的设计。
UltraFast 设计方法是由赛灵思推荐的一套最佳实践，旨在最大限度提升生产力，并减少复杂系统的设计迭代，面向系统包括嵌入式处理器、模拟与数字化处理、高速连接，以及网络处理。
本快捷参考指南重点介绍了关键的设计方法步骤，有助于更快达成系统集成与设计实现，从而利用赛灵思器件与工具最大限度创造价值，同时也提供了相关辅助资料的链接。本指南中涵盖的主要设计任务包括：
开发板和期间规划...
“物联网”(IoT)在过去几年中呈指数级发展，这一发展得益于覆盖偏远地区的小型LEO通信卫星星座的建立。物联网需要高效的通信协议支持其快速增长，提升对最终用户的服务质量，并增加最终用户或终端的数量。这些高级协议有助于增加带宽，减少延迟和错误率，并增加支持的通道数量。
MBI集团研发的LEOnida方案，基于返回链路(RL)和一种改进的增强扩频Aloha(E-SSA)空中接口[1]。E-...
本文描述了UltraScale™ FPGA的BPI配置和闪存编程技术。