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在Zynq®UltraScale +™设备中提供基于1G和10G以太网的示例设计。

所有市场的安全性都变得越来越重要。在Zynq®UltraScale +™平台上使用受信任的执行环境（TEE），通过将关键安全性元素与系统其余部分隔离开来，可以提供主要的安全优势。 可信执行环境（TEE） 可信执行环境（TEE），也称为安全执行环境（SEE），是专门用于运行关键安全性任务的环境。 TEE包括可信硬件和可信软件，称为可信世界。...

感谢您使用Zynq®UltraScale +™MPSoC系列进行设计。 尽管Xilinx尽了最大努力确保最高质量，但部分设备仍受到以下勘误表中所述限制的约束。 详阅请点击下载《Zynq UltraScale+ MPSoC Production Errata》

赛灵思 Alveo™ U200/U250 数据中心加速器卡属于围绕赛灵思 Virtex® UltraScale+™ 技术设计制造的外围部件互连高速 (PCIe®) Gen3 x16 兼容卡。这些卡可加速计算密集型应用，如机器学习、数据分析、视频处理等。Alveo U200/U250 数据中心加速器卡支持被动散热和主动散热配置。 下图展示的是被动散热型 Alveo U200 加速器卡...

本用户指南概述了如何与Vivado®Design Suite一起使用，以创建用于对Xilinx®器件进行编程的新设计。 它简要介绍了各种使用模型，设计功能和工具选项，包括准备，实施和管理设计源和知识产权（IP）核心。 详阅请下载《Vivado Design Suite User Guide——Design Flows Overview》

通过将特定于应用程序的配置数据（比特流）加载到内部存储器中，可以配置Xilinx®7系列FPGA。 7系列FPGA可以从外部非易失性存储设备加载自身，也可以由外部智能源（例如微处理器，DSP处理器，微控制器，PC或板载测试仪）进行配置。 在任何情况下，都有两个常规配置数据路径。 第一个是串行数据路径，用于最小化设备引脚要求。 第二个数据路径是8位，16位或32位数据路径，用于更高的性能或访问（...

Xilinx®7系列FPGA包括四个FPGA系列，这些系列均设计用于最低功耗，从而使通用设计可在各个系列之间扩展以实现最佳功耗，性能和成本。 Spartan®-7系列是密度最低，成本最低的7系列产品组合。 Artix®-7系列针对成本敏感的大批量应用进行了优化，以实现最高的每瓦性能和每瓦带宽。 Kintex®-7系列是创新的FPGA类，已针对最佳性价比进行了优化。 Virtex®-7系列经过优化...

本教程介绍了如何使用Vivado®集成开发环境（IDE）构建基本的Zynq®-7000SoC处理器和MicroBlaze™处理器设计。在本教程中，您将使用Vivado IP集成器构建处理器设计，然后使用Vitis™统一软件平台和Vivado集成逻辑分析器调试设计。

Zynq®UltraScale +™MPSoC器件是Zynq®-7000SoC器件的后继产品。 它提供了64位处理器的可扩展性，同时将实时控制与用于图形，视频，波形和数据包处理的软引擎和硬引擎相结合。 详阅请点击下载

所有市场的安全性都变得越来越重要。 在Zynq®UltraScale +™平台上使用受信任的执行环境（TEE），通过将安全关键元素与系统的其余部分隔离开来，可以提供主要的安全优势。 可信执行环境（TEE），也称为安全执行环境（SEE），是专门用于运行关键安全任务的环境。 TEE包括可信硬件和可信软件，称为可信世界。 不受信任或不安全的世界是指不受信任的硬件和不受信任的软件。...

Your Innovation Powered by Xilinx 赛灵思：创新的驱动力 Victor Peng | CEO 行政执行总裁

本文档提供了为Xilinx®Zynq®UltraScale +™MPSoC器件设计和开发系统软件和应用程序所需的以软件为中心的信息。 详阅请点击下载

HDMI 1.4 / 2.0发送器子系统是一个分层IP，它捆绑了一组HDMI™IP子核心并将其输出为单个IP。 它是一个现成的即用型HDMI 1.4 / 2.0发送器子系统，无需手动组装子核心即可创建可用的HDMI系统。 详阅请点击下载

本应用笔记重点介绍使用Zynq®UltraScale +™器件的基于以太网的设计。它描述了通过扩展的多路复用I / O（EMIO）和多路复用I / O（MIO）接口在处理系统（PS）中可用的千兆以太网控制器（GEM）的用法。它还描述了使用可编程逻辑（PL）中的高速收发器使用1000BASE-X，SGMII和10GBASE-R物理接口。 详阅请点击下载

本应用笔记提供了一种系统，该系统旨在通过利用千兆位收发器和相关PLL中的功能来替代外部压控晶体振荡器（VCXO）电路。 常见的设计要求是将收发器的输出频率或锁相到输入源（称为环路，恢复或从属时序）。 传统上，由于基于FPGA逻辑的时钟通常太嘈杂，因此使用外部时钟清除设备或VCXO和PLL组件为收发器提供高质量的时钟参考。 虽然有效，但外部时钟组件会带来功耗和成本损失，...

FPGA可以在根据给定的神经网络拓扑结构调整计算架构方面发挥基本作用，提供使设备适应客户确切环境所需的功能。 考虑到应用程序需求的差异，DNN推理工作负载和硬件加速器体系结构中出现的一个关键趋势是它们的多样性和快速发展。 本白皮书概述了算法和架构方面的最新发展，并探讨了FPGA如何适应这种变化的局面。 详阅请点击下载

一些UltraScale+™和Versal™设备提供了一个漂移温度，可以在有限的时间内将操作上限温度提高10°C。如果使用得当，这个特性可以扩展热解决方案的许多应用。 详阅请点击下载

根据《UltraFAST 设计方法指南（适用于 Vivado Design Suite）》 (UG949) 中的建议，本快捷参考指南提供了以下简化的分步骤快速收敛时序流程：   •   初始设计检查：在实现设计前审核资源利用率、逻辑层次和时序约束。   •   时序基线：在每个实现步骤后检查并解决时序违规，从而帮助布线后收敛时序。...

赛灵思可编程器件含有数百万个逻辑单元 (LC)，集成了当前越来越多的复杂电子系统。本高层次生产力设计方法提供了在短设计周期内开发此类复杂系统的一套最佳做法。 这种方法以下列概念为重点： 对宝贵的差异化逻辑使用并行开发流程，实现您的产品在市场上的差异化，且 shell 可用于将 IP 与生态系统的其它部分集成。 广泛使用基于 C 语言的 IP 开发流程开发差异化逻辑，...

赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度和最高的效率实现期望的设计目标。

SDAccel™ 环境使用标准编程语言，提供开发和交付 FPGA 加速数据中心应用的框架。SDAccel 环境包括基于 Eclipse的综合开发环境 (IDE) 的熟悉的软件开发流程和能充分使用 FPGA 资源的架构最优化编译器。加速应用的开发者将使用一种熟悉的软件编程工作流程，利用 FPGA 加速，即使此前几乎没有 FPGA 或硬件设计经验也无妨。加速内核开发者可以使用以硬件为中心的方法，...

本文描述赛灵思 Alveo™ U280 卡的规格。赛灵思 Alveo™ U280 数据中心加速器卡支持 PCI Express® Gen3 x 16 和 Gen4 x 8，配备 8 GB 高带宽存储器 (HBM2)，旨在加速计算密集型应用，如机器学习、数据分析和视频处理存储器限制、计算密集型应用包括数据库分析和机器学习推断。

本文档提供Alveo U50数据的硬件和软件安装过程。Alveo U50 卡采用赛灵思 UltraScale+™ 架构，率先使用半高半长的外形尺寸和 低于75 瓦的低包络功耗。该卡支持高带宽存储器 （HBM2），每秒100G 网络连接，并支持第四代 PCIe 和 CCIX 互联标准。通过支持标准的 PCIe 服务器插槽和仅为现有 Alveo 卡1/3的功耗， Alveo...

Virtex UltraScale+ 可编程门阵列传输向导IP核可帮助配置一个或多个串行收发器。您可以从头开始，输入您的需求，并生成有效的配置。灵活的向导为收发器、配置选项和您选择的启用端口生成一个定制的IP核，还可以选择包括各种辅助块来简化常见功能。此外，该向导还可以为简单的模拟和硬件使用演示生成一个示例设计。